網絡性能測試儀時延校準裝置及其方法
2023-05-14 20:14:26
專利名稱：：網絡性能測試儀時延校準裝置及其方法
技術領域：
：本發明涉及一種網絡性能測試儀時延校準裝置及其方法，尤其涉及一種通過FPGA控制有關的存儲器來實現時延加入的網絡性能測試儀時延校準裝置以及該時延校準裝置實現時延參數校準的方法，屬於通信計量
技術領域：
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背景技術：
：目前，我國的數據通信網絡得到了大力發展，已經形成了全國性的網絡體系。數據業務在整個通信業務中所佔的比重大幅度上升。特別是隨著下一代網絡技術的發展，通信業正在向完全以數據通信網絡為基礎的方向轉型。因此，數據通信網絡作為整個通信網絡的基礎，將發揮越來越重要的作用。在數據通信網絡中，網絡性能測試系統用於檢測被測網絡或網絡設備的具體性能指標，如吞吐量、延遲、丟包率等，是準確地評價在不同網絡負載下被測網絡或網絡設備的性能的一種重要手段。完整的網絡性能測試系統由網絡測試設備和控制臺兩部分組成。其中，網絡測試設備用於實現測試埠，完成測試的基本功能，包括測試流量的產生和接收、測試統計量的測量、路由報文的產生和報文截取等，在整個測試過程中發揮著不可或缺的重要作用。控制臺一般由PC機實現，用於提供用戶交互界面，包括測試參數的設定、測試結果的分析和顯示等。網絡測試設備按照功能進行劃分，可以分成兩大類。第一類是協議分析儀，用於實現對TCP/IP協議、IP路由協議、ATM協議的編碼和解碼、流量統計和承載內容的分析。部分的協議分析儀還具備仿真TCP/IP協議、IP路由協議和ATM協議的功能。第二類是網絡性能測試儀，用於實現對數據網絡轉發性能的測試。主要的測試項目為網絡性能的四個參數，即數據網絡的吞吐量(Throughput)、時延(Latency)、幀丟失率(FrameLossRate)和背對背性能(BacktoBack)。在上述網絡性能的四個參數中，時延包括數據包排隊時延、傳輸時延、轉發時延，是影響用戶感知的重要指標。因此，時延參數是一個需要進行定量計量、校準的重要參數。但是，目前針對時延參數測量的準確度缺乏統一的標準。從各個網絡性能測試儀廠家提供的性能指標來看，各種網絡性能測試儀對於時延參數的測量準確度相差比較大。有的網絡性能測試儀的解析度可以達到微秒級，而有的網絡性能測試儀只能達到毫秒級。有的網絡性能測試儀在線路上速率較低時對時延測量的準確度較高，但在線路速率較高的情況下對時延參數的測量就不是很準確。這就為客觀、準確地評價有關電信業務運營商的服務質量製造了障礙。
發明內容針對現有技術所存在的不足，本發明的首要目的是提供一種網絡性能測試儀時延校準裝置(簡稱時延校準裝置)。該時延校準裝置能夠在不同速率、不同測試幀長的情況下校準網絡性能測試儀測量時延參數的準確度。本發明的另外一個目的是提供利用上述網絡性能測試儀時延校準裝置校準時延參數的具體方法。為實現上述的發明目的，本發明採用下述的技術方案一種網絡性能測試儀時延校準裝置，用於校準網絡性能測試儀的時延參數，其特徵在於所述網絡性能測試儀時延校準裝置由串口電路、控制單元、時延控制單元、存儲器和乙太網接口電路組成；所述時延控制單元分別連接所述控制單元、存儲器和乙太網接口電路，所述控制單元連接所述串口電路；所述串口電路用於連接控制臺，所述乙太網接口電路用於連接所述網絡性能測試儀。其中，所述時延控制單元由緩存模塊、時延控制模塊、數據包轉發模塊和速率調整模塊組成，所述時延控制模塊連接在所述乙太網接口電路與所述緩存模塊之間，用於將所述乙太網接口電路處接收到的數據寫入所述緩存模塊。所述時延控制模塊、數據包轉發模塊和速率調整模塊通過在現場可編程門陣列晶片上編寫程序實現。所述控制單元為CPU、單片機或數位訊號處理器中的任意一種。所述存儲器為SDRAM或FLASH中的任意一種。在工作在10/100Base-T乙太網的情況下，分別對應於上行方向和下行方向的兩個時延控制單元共用同一個存儲器。在工作在1000Base-T/1000Base-LX/1000Base-SX千兆乙太網的情況下，分別對應於上行方向和下行方向的兩個時延控制單元分別使用單獨的存儲器。在需要加入時延時，首先設置需要加入時延的鏈路方向、接口類型以及每個方向的時延設置值，然後由控制單元將收到的時延設置值轉換為定時器的計數脈衝；時延控制單元中的時延控制模塊將從乙太網接口電路處收到的數據幀數據寫入緩存模塊，並啟動時延定時器；在時延定時器的定時時間到了之後，時延控制模塊從緩存模塊中讀取相應數據幀數據，並發送到乙太網接口電路處。在需要調整接口速率時，乙太網接口電路同步於接收乙太網數據幀的時鐘，並將接收到的乙太網數據幀發送到時延控制模塊中，時延控制模塊再將數據寫入到緩存模塊中；定時器到時之後，時延控制模塊用本地時鐘頻率讀取緩存模塊中的數據，並判定緩存模塊的存儲情況；速率調整模塊通過減小或加大與下一個幀的間隔適配輸入接口和輸出接口之間的速率差。與現有技術相比較，本發明所提供的時延校準裝置採用硬體方式加入時延，即通過FPGA控制相應的存儲器來實現時延的加入。這種方式具有如下的優點1.時延加入的準確度與線路速率無關，即無論進入時延校準裝置的數據是很低的速率還是線速率(理論上能達到的最大速率)都能準確實現對進入的數據幀加入穩定的設定時延；2.時延加入的準確度非常高。有關測試證明，使用本時延校準裝置加入時延的擴展不確定度為(0.2+時延設置值X10—6)微秒，擴展因子k=2，因此能夠滿足目前最精確的網絡性能測試儀的時延參數計量校準要求。下面將結合附圖對本發明作進一步詳述圖1為本發明所提供的網絡性能測試儀時延校準裝置的工作狀態示意圖2是圖l所示的時延校準裝置的整體結構方框圖3是適用於10/100Base-T乙太網的時延校準裝置的實施例示意圖4是適用於1000Base-T/1000Base-LX/1000Base-SX千兆乙太網的時延校準裝置的實施例示意圖5是本時延校準裝置實現時延加入的流程示意圖6是本時延校準裝置實現接口速率調整的流程示意圖。具體實施例方式參見圖l所示，本發明所提供的時延校準裝置在進行時延校準操作時，分別與網絡性能測試儀和控制臺相連接。網絡性能測試儀將測試用的乙太網數據幀(包括但不限於EthernetII、IEEE802.3格式的數據幀)從一個埠發送給時延校準裝置，時延校準裝置將收到的測試用乙太網數據幀進行時延處理之後通過另外一個埠回送給網絡性能測試儀。然後比較時延校準裝置加入的時延和網絡性能測試儀測量得到的時延。利用時延校準裝置的值校準網絡性能測試儀測量得到的結果。控制臺由PC機實現。該控制臺分別與網絡性能測試儀和時延校準裝置相連接，通過控制鏈路向它們發送各種控制信令。關於時延校準操作的具體實施步驟，下文中還有詳細的說明。本時延校準裝置的具體組成結構如圖2所示。該裝置由串口電路、控制單元、時延控制單元、存儲器和乙太網接口電路組成。其中，時延控制單元分別連接控制單元、存儲器和乙太網接口電路，控制單元連接串口電路。在本時延校準裝置中，串口電路作為與控制臺的接口，用於接收安裝在控制臺中的用戶控制軟體所發出的指令；乙太網接口電路作為與網絡性能測試儀的接口，用於接收網絡性能測試儀所發出的數據幀。另外，用戶控制軟體發出的控制信令也經過串口電路和控制單元到達乙太網接口電路，以便控制乙太網接口電路對數據幀的處理過程。時延控制單元是本時延校準裝置的核心部件之一。該時延控制單元由緩存模塊、時延控制模塊、數據包轉發模塊和速率調整模塊組成。其中時延控制模塊連接在乙太網接口電路與緩存模塊之間，用於將從乙太網接口電路處接收到的數據幀數據寫入緩存模塊，並啟動時延定時器。數據包轉發模塊用於實現有關數據幀的轉發操作，速率調整模塊通過減小或加大與下一個幀的間隔適配輸入端和輸出端之間的速率差。上述的時延控制模塊、數據包轉發模塊和速率調整模塊可以採用現有的專用集成電路實現，也可以通過在FPGA(現場可編程門陣列)晶片上編寫程序來實現(具體實現方式可以參考中國發明專利ZL200510011710.5和ZL200510011711.X中介紹的內容)。從成本和升級便利性等方面來考慮，利用FPGA晶片來實現上述的各功能模塊是比較理想的選擇。控制單元也是本時延校準裝置的核心部件之一。該控制單元可以採用通用CPU實現，也可以採用單片機或DSP(數位訊號處理器)實現。串口電路可以採用基於RS485串行總線標準的接口介質和接口適配器件實現。乙太網接口電路支持MDI、MDI-X自動協商，可以利用RTL8029C、DM9000AE等多種現有的乙太網接口晶片實現。存儲器可以採用SDRAM或者FLASH實現。這些都是本領域一般技術人員都很熟悉的常規技術，在此就不詳細說明了。現有技術中，通常採用軟體實現的時延只能達到毫秒級的準確度，在高速率的條件下時延加入的穩定性也比較差。針對這些技術缺陷，本時延校準裝置專門採用了硬體方式來加入時延，即通過FPGA控制相應的存儲器來實現時延的準確加入。下面，通過圖3和圖4所示的兩個具體實施例來詳細說明該時延校準裝置的工作原理。圖3所示的實施例是一種適用於10/100Base-T乙太網的時延校準裝置。如圖3所示，該時延校準裝置中的控制單元採用SST公司的通用CPU實現。乙太網接口電路有兩組，分別對應上行、下行方向。相應的時延控制單元也有兩個。這兩個時延控制單元通過FPGA晶片實現，它們分別連接兩組乙太網接口電路。兩個時延控制單元通過地址總線和數據總線連接同一個存儲器。此處的緩存模塊和存儲器合而為一。CPU通過控制總線與FPGA晶片和乙太網接口電路相連接，以便完成對FPGA晶片、乙太網接口電路的控制。在圖3所示的實施例中，FPGA晶片採用ALTRA公司的產品。該FPGA晶片通過32位數據總線和12位地址總線與作為存儲器的SDRAM相連接。另外，該FPGA晶片也通過8位數據總線與乙太網接口電路相連接，其中4位為乙太網數據接收數據總線，另外4位為乙太網數據發送總線。圖4所示的實施例為一種適用於1000Base-T/1000Base_LX/lOOOBase-SX千兆乙太網的時延校準裝置。該時延校準裝置中的控制單元也採用SST公司的通用CPU實現。時延控制單元通過FPGA晶片實現，它們分別連接兩組乙太網接口電路。這兩組乙太網接口電路分別對應上行、下行方向。CPU通過控制總線與FPGA晶片和乙太網接口電路相連接，以便完成對FPGA晶片、乙太網接口電路的控制。FPGA採用ALTRA公司的產品。該FPGA晶片通過30位數據總線和21位地址總線與作為存儲器的SDRAM相連接。時延控制單元中的緩存模塊和存儲器合而為一。另外，該FPGA晶片通過20位數據總線與乙太網接口電路相連接，其中10位為乙太網數據接收數據總線，另外IO位為乙太網數據發送總線。在圖4所示的實施例中，考慮到千兆乙太網中相關電路的工作速率非常高。為了確保處理的速度，在設計時每個方向均採用單獨的FPGA和存儲器。這是與上述適用於10/lOOBase-T乙太網的時延校準裝置在設計上的最大區別。本發明所提供的時延校準裝置通過在兩個網絡接口之間加入一個穩定的時延來實現對網絡性能測試儀時延參數的計量和校準工作。下面結合圖5和圖6對本時延校準裝置的工作原理進行詳細的說明。圖5顯示了時延校準裝置實現時延加入的基本流程。首先，本時延校準裝置在加電後，控制單元自動執行初始化程序，設置相關的寄存器。並準備好與用戶控制軟體的交互控制。在用戶控制軟體中設置需要加入時延的鏈路方向(上行、下行或雙向)、接口類型(10/100Base-T、1000Base-T或1000Base-SX/LX)以及每個方向的時延設置值。控制單元將收到的時延設置值轉換為相應定時器的計數脈衝。時延控制單元中的時延控制模塊將從乙太網接口電路處收到的數據幀數據寫入緩存模塊，並啟動時延定時器。在時延定時器的定時時間到了之後，時延控制模塊從緩存模塊中讀取相應數據幀數據，並發送到乙太網接口電路處。利用圖5所示的時延加入流程，可以在鏈路的兩個方向分別獨立地設置不同的時延設置值。在收到或發出數據幀時，輸出相應的觸發脈衝，可用於對數據包進行計數和時間間隔測試。對於實際的數據幀數據，根據相關技術標準的要求，其時鐘頻率變化的範圍為100X10—6。為了適應時鐘頻率的變化範圍，有必要對接口的速率進行適配。參見表1所示，進行接口速率適配的具體方法主要有以下三種tableseeoriginaldocumentpage10表1經過研究，本發明使用上述的方法3來保證加入時延的準確度。基於該方法，本時延校準裝置採用了如圖6所示的接口速率調整流程。該接口速率調整流程由時延控制單元中的速率調整模塊完成，用於適配乙太網接口電路中輸入端和輸出端之間的速率。圖6所示的接口速率調整流程的詳細說明如下首先，乙太網接口電路同步於接收乙太網數據幀的時鐘，並將接收到的乙太網數據幀發送到時延控制模塊中，時延控制模塊再將數據寫入到緩存模塊中；時延定時器到時之後，時延控制模塊用本地時鐘頻率讀取緩存模塊中的數據，並判定緩存模塊的存儲情況；速率調整模塊通過減小或加大與下一個幀的間隔適配輸入接口和輸出接口之間的速率差。基於上述的時延加入流程和接口速率調整流程，就可以對網絡性能測試儀進行時延參數的計量校準。下面介紹該時延校準操作的具體實施步驟(1)將本時延校準裝置、被校準的網絡性能測試儀按圖l所示的方式建立連接。其中，根據被校準的網絡性能測試儀的接口類型及配置的不同，可以採用不同的乙太網接口電路連接到時延校準裝置，使被校準的網絡性能測試儀各埠之間建立一對一的收發關係；(2)設置被校準的網絡性能測試儀的乙太網接口電路速率(如10/100/1000Mbps)和工作模式(如全雙工/半雙工)。時延校準裝置採用同樣配置的接口，以保證二者之間正常通信。啟動被校準的網絡性能測試儀的時延測試功能；(3)設置時延校準裝置的時延設置值；(4)配置被校準的網絡性能測試儀的時延測試項參數，測試乙太網數據的幀長分別設為64、128、256、512、1024、1280、1518位元組；(5)設置被校準的網絡性能測試儀的測試速率；(6)啟動時延參數測試，測試兩個接口之間的轉發時延。(7)將網絡性能測試儀測試得到的時延值與時延校準裝置設置的時延設置值進行比較，即可看到網絡性能測試儀測試得到的時延值的準確度，實現對網絡性能測試儀時延參數測量值的校準。上面對本發明所述的網絡性能測試儀時延校準裝置進行了詳細的說明，但顯然本發明的具體實現形式並不局限於此。對於本
技術領域：
的一般技術人員來說，在不背離本發明的權利要求範圍的情況下對它進行的各種顯而易見的改變都在本發明的保護範圍之內。權利要求1.一種網絡性能測試儀時延校準裝置，用於校準網絡性能測試儀的時延參數，其特徵在於所述網絡性能測試儀時延校準裝置由串口電路、控制單元、時延控制單元、存儲器和乙太網接口電路組成；所述時延控制單元分別連接所述控制單元、存儲器和乙太網接口電路，所述控制單元連接所述串口電路；所述串口電路用於連接控制臺，所述乙太網接口電路用於連接所述網絡性能測試儀。2.如權利要求1所述的網絡性能測試儀時延校準裝置，其特徵在於所述時延控制單元由緩存模塊、時延控制模塊、數據包轉發模塊和速率調整模塊組成，所述時延控制模塊連接在所述乙太網接口電路與所述緩存模塊之間，用於將所述乙太網接口電路處接收到的數據寫入所述緩存模塊。3.如權利要求l所述的網絡性能測試儀時延校準裝置，其特徵在於所述時延控制模塊、數據包轉發模塊和速率調整模塊通過在現場可編程門陣列晶片上編寫程序實現。4.如權利要求l所述的網絡性能測試儀時延校準裝置，其特徵在於所述控制單元為CPU、單片機或數位訊號處理器中的任意一種。5.如權利要求l所述的網絡性能測試儀時延校準裝置，其特徵在於所述存儲器為SDRAM或FLASH中的任意一種。6.如權利要求l所述的網絡性能測試儀時延校準裝置，其特徵在於在工作在10/lOOBase-T乙太網的情況下，分別對應於上行方向和下行方向的兩個時延控制單元共用同一個存儲器。7.如權利要求l所述的網絡性能測試儀時延校準裝置，其特徵在於在工作在1000Base-T/1000Base-LX/1000Base-SX千兆乙太網的情況下，分別對應於上行方向和下行方向的兩個時延控制單元分別使用單獨的存儲器。8.—種實現時延加入的方法，基於如權利要求1所述的網絡性能測試儀時延校準裝置實現，其特徵在於(1)設置需要加入時延的鏈路方向、接口類型以及每個方向的時延設置值，然後由控制單元將收到的時延設置值轉換為定時器的計數脈衝；(2)時延控制單元中的時延控制模塊將從乙太網接口電路處收到的數據幀數據寫入緩存模塊，並啟動時延定時器；(3)在時延定時器的定時時間到了之後，時延控制模塊從緩存模塊中讀取相應數據幀數據，並發送到乙太網接口電路處。9.一種調整接口速率的方法，基於如權利要求1所述的網絡性能測試儀時延校準裝置實現，其特徵在於(1)乙太網接口電路同步於接收乙太網數據幀的時鐘，並將接收到的乙太網數據幀發送到時延控制模塊中，時延控制模塊再將數據寫入到緩存模塊中；(2)定時器到時之後，時延控制模塊用本地時鐘頻率讀取緩存模塊中的數據，並判定緩存模塊的存儲情況；(3)速率調整模塊通過減小或加大與下一個幀的間隔適配輸入接口和輸出接口之間的速率差。全文摘要本發明公開了一種網絡性能測試儀時延校準裝置，也公開了該時延校準裝置實現時延參數校準的方法。該時延校準裝置由串口電路、控制單元、時延控制單元、存儲器和乙太網接口電路組成；時延控制單元分別連接控制單元、存儲器和乙太網接口電路，控制單元連接串口電路；串口電路用於連接控制臺，乙太網接口電路用於連接網絡性能測試儀。本發明通過FPGA控制相應的存儲器來實現時延的加入，時延加入的準確度與線路速率無關。而且時延加入的準確度非常高，能夠滿足目前最精確的網絡性能測試儀的時延參數計量校準要求。文檔編號H04L12/26GK101304344SQ20081011426公開日2008年11月12日申請日期2008年6月2日優先權日2008年6月2日發明者周開波,孟艾立,張治兵,媛管,鍾碩朋申請人:信息產業部通信計量中心