一種中繼器晶片的設計方法

2023-09-17 13:59:15

專利名稱：一種中繼器晶片的設計方法
技術領域：
本發明涉及高端伺服器設計領域和大規模集成電路設計領域領域，具體地說是一種中繼器晶片的設計方法。
背景技術：
隨著計算機技術和集成電路技術的飛速發展，為了滿足經濟社會發展的需要，多路計算機系統或者多節點互連繫統成為制約社會發展關鍵領域的瓶頸之一。龐大的數據計算和數據分析，複雜的圖形分析和科學預算等信息領域對計算機系統的性能要求極高。因此需要構建龐大的多路計算機系統，以便更好適應當今各領域的應用需求，但是另一方面也陷入了多路計算機系統互連的技術難題中，有限的PCB面積為多路或者多節點互連繫統的設計帶來了難度，同時高速互連繫統也為鏈路的傳輸長度設計了規範，這就更加增大了節點互連繫統設計的難度。採用合理的晶片，在滿足設計規範的條件下，擴展節點互連走線的長度是有效減少設計風險、降低設計難度的有效方法之一。

發明內容
本發明的目的是提供一種中繼器晶片的設計方法。本發明的一種中繼器晶片的實現方法主要考慮在多路處理器系統或者多節點互連繫統中硬體設計複雜度的影響，採用中繼器晶片可在滿足設計規則要求的基礎上，有效擴展傳輸鏈路長度，以此達到設計目的並減少設計風險和難度。本發明的設計方法是充分考慮傳輸鏈路的結構特點，特別是高速傳輸鏈路的傳輸特性和硬體設計難點，通過中繼器晶片將互連節點的報文序列通過收取、分類、存儲、轉發、排序、傳送的方式，達到延長高速互連硬體走線的目的，同時在接口鏈路上設計冗餘鏈路和故障檢測鏈路，以此提高系統的可用性和容錯能力。本發明的目的是按以下方式實現的，採用中繼器晶片實現節點間的互連，實現中繼器晶片的報文序列收取、分類、存儲、轉發、排序、傳送功能，進而實現節點間高速傳輸鏈路的有效擴展，以降低硬體設計難度和設計風險，中繼器晶片結構包括:(1)接口檢測單元、(2)序列存儲單元、(3)序列轉發單元、(4)序列判斷單元、(5)序列排序單元，其中:
接口檢測單元(I)根據中繼器晶片應用系統傳輸鏈路的特點，在接口檢測單元(I)中設計時鐘檢測單元和數據檢測單元，在系統上電初期，傳輸鏈路自動檢測互連部件和中繼器晶片之間鏈路的連通性，若存在連通性問題則通過冗餘鏈路替代故障鏈路；
序列存儲單元(2)根據中繼器晶片的功能特點，採用FIFO實現序列存儲單元(2)，即將PORT-L或者PORT-R埠接收的報文進行保存，為提高中繼器晶片的性能，根據接收報文的不同類型，分別實現多組FIFO存儲單元，用來存儲各種類型的報文，報文類型的分辨由序列判斷單元(4)實現；
序列轉發單元(3)，接收的報文序列經過序列存儲單元存儲後，經由報文序列轉發單元
(3)轉發，不同類型的報文由不同的信道完成轉發，從而提高了執行效率； 序列判斷單元(4)為了提高中繼器晶片的性能，設計序列判斷單元(4)用以分辨有效報文和無效報文，並且將有效報文按照各自的類型進行分類。從而提高中繼器晶片的報文序列處理效率；
序列排序單元(5)，不同類型的報文經過轉發後，在序列排序單元(5)按照報文傳輸的先後順序以及相同報文的數量要求進行排序，進而通過PORT-R或者PORT-L送出，並傳輸給對方節點。接口單元結構設計，要根據多路計算機系統可靠性要求的特點，在接口單元實現時鐘和數據通道的檢測功能，當檢測鏈路連通性存在故障時以冗餘設計代替故障通道，從而達到高可靠性設計要求。序列存儲單元結構設計，要根據多路計算機系統高性能和高傳輸帶寬的設計要求特點，設計多種類型存儲部件，用以實現不同報文類型的分別處理，從而提高報文處理的性倉泛。序列轉發單元結構設計，採用不同的傳輸信道分別實現不同報文類型的轉發，從而實現報文的高效處理。序列判斷單元結構設計，採用報文篩選的方式實現有效報文和無效報文的分類，並且將有效報文實現分類管理。序列排序單元結構設計，要根據系統傳輸特性的需要，將不同類型的報文進行排序傳輸，並且分析相同報文的傳輸數量。採用中繼器晶片實現節點間互連，從而實現節點間高速傳輸鏈路的有效擴展，從而降低硬體設計難度和設計風險，實現中繼器晶片的報文序列收取、分類、存儲、轉發、排序、傳送功能。本發明的有益效果是:這種中繼器晶片的設計方法，實現了多路處理器或者多節點互連繫統集成，有效實現了高設計難度的硬體布線，有效解決了多路CPU系統中互連走線設計難度和設計風險的問題，具有很高的技術價值。中繼器晶片在PCB布局難度極大的互連節點系統中具有極高的應用價值，可有效擴展互連節點間的走線長度，並且滿足布線規則要求，大大減少了硬體布線的複雜度，減少了 PCB設計難度和設計風險。


圖1是中繼器晶片結構示意圖。
具體實施例方式參照說明書附圖對本發明的中繼器晶片的設計方法作以下詳細地說明。正如發明內容中所描述的，在本發明的設計方法中，中繼器晶片的結構設計主要包括:接口檢測單元(I)、序列存儲單元(2)、序列轉發單元(3)、序列判斷單元(4)、序列排序單元(5)。根據中繼器晶片應用系統傳輸鏈路的特點，為提高系統傳輸鏈路的可用性，提高系統的容錯能力，在接口單元中設計時鐘檢測單元和數據檢測單元，即在系統上電初期，傳輸鏈路自動檢測互連部件和中繼器晶片之間鏈路的連通性，若存在連通性問題則通過冗餘鏈路替代故障鏈路。
為了提高中繼器晶片的性能，設計序列判斷單元用以分辨有效報文和無效報文，並且將有效報文按照各自的類型進行分類。從而提高中繼器晶片的報文序列處理效率。根據中繼器晶片的功能特點的需要，採用FIFO實現序列存儲單元，即將PORT-L或者PORT-R埠接收的報文進行保存。為提高中繼器晶片的性能，根據接收報文的不同類型，分別實現多組FIFO存儲單元，用來存儲各種類型的報文，報文類型的分辨由序列判斷單元實現。接收的報文序列經過序列存儲單元存儲後，經由報文序列轉發單元轉發，不同類型的報文由不同的信道完成轉發，從而提高了執行效率。不同類型的報文經過轉發後，在序列排序單元按照報文傳輸的先後順序以及相同報文的數量要求進行排序，進而通過PORT-R或者PORT-L送出，並傳輸給對方節點。中繼器晶片在PCB布局難度極大的互連節點系統中具有極高的應用價值，可有效擴展互連節點間的走線長度，並且滿足布線規則要求，大大減少了硬體布線的複雜度，減少了 PCB設計難度和設計風險。充分考慮多路處理器系統和多節點互連繫統硬體設計的複雜度，以及PCB面積因素和高速傳輸設計規則要求，採用中繼器晶片實現節點間互連，從而實現節點間高速傳輸鏈路的有效擴展，從而降低硬體設計難度和設計風險。其中中繼器晶片實現報文序列的收取、分類、存儲、轉發、排序、傳送等功能。除說明書所述的技術特徵外，均為本專業技術人員的已知技術。
權利要求
1.一種中繼器晶片的設計方法，其特徵在於採用中繼器晶片實現節點間的互連，實現中繼器晶片的報文序列收取、分類、存儲、轉發、排序、傳送功能，進而實現節點間高速傳輸鏈路的有效擴展，以降低硬體設計難度和設計風險，中繼器晶片結構包括:(I)接口檢測單元、(2)序列存儲單元、(3)序列轉發單元、(4)序列判斷單元、(5)序列排序單元，其中: 接口檢測單元(I)根據中繼器晶片應用系統傳輸鏈路的特點，在接口檢測單元(I)中設計時鐘檢測單元和數據檢測單元，在系統上電初期，傳輸鏈路自動檢測互連部件和中繼器晶片之間鏈路的連通性，若存在連通性問題則通過冗餘鏈路替代故障鏈路； 序列存儲單元(2)根據中繼器晶片的功能特點，採用FIFO實現序列存儲單元(2)，即將PORT-L或者PORT-R埠接收的報文進行保存，為提高中繼器晶片的性能，根據接收報文的不同類型，分別實現多組FIFO存儲單元，用來存儲各種類型的報文，報文類型的分辨由序列判斷單元(4)實現； 序列轉發單元(3)，接收的報文序列經過序列存儲單元存儲後，經由報文序列轉發單元(3)轉發，不同類型的報文由不同的信道完成轉發，從而提高了執行效率； 序列判斷單元(4)為了提高中繼器晶片的性能，設計序列判斷單元(4)用以分辨有效報文和無效報文，並且將有效報文按照各自的類型進行分類，從而提高中繼器晶片的報文序列處理效率； 序列排序單元(5)，不同類型的報文經過轉發後，在序列排序單元(5)按照報文傳輸的先後順序以及相同報文的數量要求進行排序，進而通過PORT-R或者PORT-L送出，並傳輸給對方節點。
2.根據權利要求1所述的設計方法，其特徵在於接口單元結構設計，根據多路計算機系統可靠性要求的特點，在接口單元實現時鐘和數據通道的檢測功能，當檢測鏈路連通性存在故障時以冗餘設計代替故障通道，從而達到高可靠性設計要求。
3.根據權利要求1所述的設計方法，其特徵在於序列存儲單元結構設計，根據多路計算機系統高性能和高傳輸帶寬的設計要求特點，設計多種類型存儲部件，用以實現不同報文類型的分別處理，從而提高報文處理的性能。
4.根據權利要求1所述的設計方法，其特徵在於序列轉發單元結構設計，採用不同的傳輸信道分別實現不同報文類型的轉發，從而實現報文的高效處理。
5.根據權利要求1所述的設計方法，其特徵在於序列判斷單元結構設計，採用報文篩選的方式實現有效報文和無效報文的分類，並且將有效報文實現分類管理。
6.根據權利要求1所述的設計方法，其特徵在於序列排序單元結構設計，根據系統傳輸特性的需要，將不同類型的報文進行排序傳輸，並且分析相同報文的傳輸數量。
全文摘要
本發明提供一種中繼器晶片的設計方法，該方法設計中繼器晶片能夠實現節點間的互連，實現中繼器晶片的報文序列收取、分類、存儲、轉發、排序、傳送功能，進而實現節點間高速傳輸鏈路的有效擴展，以降低硬體設計難度和設計風險，中繼器晶片結構是由接口檢測單元、序列存儲單元、序列轉發單元、序列判斷單元、序列排序單元組成，通過上述設計，實現了多路處理器或者多節點互連繫統集成，有效實現了高設計難度的硬體布線，有效解決了多路CPU系統中互連走線設計難度和設計風險的問題，中繼器晶片在PCB布局難度極大的互連節點系統中具有極高的應用價值，可有效擴展互連節點間的走線長度，並且滿足布線規則要求，大大減少了硬體布線的複雜度，減少了PCB設計難度和設計風險。
文檔編號H04L12/703GK103152259SQ201310053850
公開日2013年6月12日 申請日期2013年2月20日 優先權日2013年2月20日
發明者王恩東, 胡雷鈞, 李仁剛 申請人:浪潮電子信息產業股份有限公司