輸入電路的製作方法
2023-04-28 02:22:56
輸入電路的製作方法
【專利摘要】組合電路根據第1及第2輸入信號來生成第1及第2內部信號。第1主鎖存電路有選擇地取入掃描輸入信號及第1內部信號並加以保持，基於取入並保持的信號來生成第1輸出信號及第1中間信號。第1從鎖存電路有選擇地取入第1中間信號及第2內部信號並加以保持，基於取入並保持的信號來生成第2輸出信號及掃描輸出信號。減低採用了掃描路徑試驗方式的半導體集成電路所具備的輸入電路的電路規模及耗電。
【專利說明】輸入電路
【技術領域】
[0001]本發明涉及輸入電路，更詳細的是涉及採用了掃描路徑試驗方式的半導體集成電路所具備的輸入電路。
【背景技術】
[0002]作為半導體集成電路的故障診斷方式，公知掃描路徑試驗方式。在掃描路徑試驗方式中，通過將存在於半導體集成電路內的觸發器(flip flop)串行連接來構成由移位寄存器組成的掃描路徑，由此在故障診斷時通過掃描路徑將觸發器內的數據順序地移出。
[0003]在半導體集成電路所包含的存儲裝置等塊中，鎖存電路取入輸入信號並加以保持。為了適用掃描路徑試驗方式，作為將鎖存電路組裝入掃描路徑並可觀測的方法，公知將鎖存電路置換成具備移位功能的掃描觸發器電路(例如專利文獻I)的方法。
[0004]【在先技術文獻】
[0005]【專利文獻】
[0006]【專利文獻I】JP特開平10-242809號公報`
【發明內容】
[0007]在按每條輸出信號線將鎖存電路置換成掃描觸發器電路的情況下(即按每條輸出信號線設置了掃描觸發器電路的情況下)，電路規模會增大。再有，由於電路的零件件數增加，故耗電增大。另外，作為輸出信號線的例子，有供給與寫入數據信號相應的電壓的寫入位線和供給預解碼地址信號的預解碼地址信號線等。
[0008]因此，本發明在適用掃描路徑試驗方式的半導體集成電路中既可以抑制故障檢測率的下降、又減低電路規模及耗電。
[0009]依據於本發明的I個方面，輸入電路具備:組合電路，根據第I及第2輸入信號來生成第I及第2內部信號；第I主鎖存電路，有選擇地取入掃描輸入信號及由組合電路生成的第I內部信號並加以保持。另外，基於取入並保持的信號來生成第I輸出信號及第I中間信號；和第I從鎖存電路，有選擇地取入由第I主鎖存電路生成的第I中間信號及由組合電路生成的第2內部信號並加以保持。另外，基於取入並保持的信號來生成第2輸出信號及掃描輸出信號。
[0010]另外，輸入電路也可以還具備第2主鎖存電路和第2從鎖存電路，組合電路根據第I及第2輸入信號，還生成第3及第4內部信號，第2主鎖存電路將由第I從鎖存電路生成的掃描輸出信號作為掃描輸入信號來接受，有選擇地取入該掃描輸入信號及由組合電路生成的第3內部信號並加以保持，基於取入並保持的信號來輸出第3輸出信號及第2中間信號，第2從鎖存電路有選擇地取入由第2主鎖存電路生成的第2中間信號及由組合電路生成的第4內部信號並加以保持，基於取入並保持的信號來生成第4輸出信號及掃描輸出信號。
[0011]依據於本發明的其他方面，輸入電路具備:組合電路，根據第I及第2輸入信號來生成第I及第2內部信號；掃描觸發器電路，有選擇地取入掃描輸入信號及由組合電路生成的第I內部信號並加以保持，基於取入並保持的信號來生成第I輸出信號及掃描輸出信號；第I鎖存電路，取入由組合電路生成的第2內部信號並加以保持，基於取入並保持的第2內部信號來生成第2輸出信號。
[0012]此外，輸入電路也可以還具備第2及第3鎖存電路，組合電路根據第I及第2輸入信號，還生成第3及第4內部信號，第2鎖存電路取入由組合電路生成的第3內部信號並加以保持，基於取入並保持的第3內部信號來生成第3輸出信號，第3鎖存電路取入由組合電路生成的第4內部信號並加以保持，基於取入並保持的第4內部信號來生成第4輸出信號。
[0013]依據於本發明的又一其他方面，輸入電路具備:輸入處理電路，基於第I輸入信號來生成第3輸入信號，並且基於第2輸入信號來生成第4輸入信號；第I主鎖存電路，有選擇地取入掃描輸入信號及由輸入處理電路生成的第3輸入信號並加以保持，基於取入並保持的信號來生成第I內部信號及第I中間信號；第I從鎖存電路，有選擇地取入由第I主鎖存電路生成的第I中間信號及第I輸入信號並加以保持，基於取入並保持的信號來生成第2內部信號及掃描輸出信號；第2主鎖存電路，將由第I從鎖存電路生成的掃描輸出信號作為掃描輸入信號來接受，有選擇地取入該掃描輸入信號及由輸入處理電路生成的第4輸入信號並加以保持，基於取入並保持的信號來生成第3內部信號及第2中間信號；第2從鎖存電路，有選擇地取入由第2主鎖存電路生成的第2中間信號及第2輸入信號並加以保持，基於取入並保持的信號來生成第4內部信號及掃描輸出信號；以及組合電路，根據第I?第4內部信號來生成第I?第4輸出信號。
[0014]根據上述輸入電路，與按每條輸出信號線來設置掃描觸發器電路的情況相比，既能抑制故障檢測率的下降、又能削減掃描觸發器電路的個數，因此可減低輸入電路的電路規模。再有，由於可削減輸入電路的零件件數，故可減低輸入電路的耗電。
【專利附圖】
【附圖說明】
[0015]圖1是表示搭載於SRAM的存儲器單元及寫入電路的構成例的圖。
[0016]圖2是用於對SRAM的寫入動作進行說明的圖。
[0017]圖3是用於對輸入電路中的輸入輸出關係進行說明的圖。
[0018]圖4是表示實施方式I的輸入電路的構成例的圖。
[0019]圖5是用於對圖4所示出的輸入電路的動作進行說明的圖。
[0020]圖6是用於對輸入電路的比較例I進行說明的圖。
[0021]圖7是用於對輸入電路的比較例I的動作進行說明的圖。
[0022]圖8是表示實施方式2的輸入電路的構成例的圖。
[0023]圖9是用於對圖8所示出的輸入電路的動作進行說明的圖。
[0024]圖10是用於對圖8所示出的輸入電路的變形例進行說明的圖。
[0025]圖11是表示實施方式3的輸入電路的構成例的圖。
[0026]圖12是用於對輸入電路的比較例2進行說明的圖。
[0027]圖13是表示實施方式4的輸入電路的構成例的圖。
[0028]圖14是表示實施方式5的輸入電路的構成例的圖。
[0029]圖15是表示反饋元件的變形例I的圖。[0030]圖16是表示反饋元件的變形例2的圖。
【具體實施方式】
[0031]以下，基於用於例示說明而不是用於限定本發明的附圖所示的實施方式詳細地進行說明。其中，雖然以SRAM (Static Random Access Memory)為例進行說明，但本發明也能夠應用於其他領域中。再有，在以下的說明中，為了方便說明而有時省略符號末尾([O]或[I]等)。
[0032](實施方式I)
[0033]與掃描路徑試驗方式對應的輸入電路能夠用作SRAM的寫入數據輸入電路。圖1表示搭載於SRAM的存儲器單元MC及寫入電路的構成例。寫入電路包括寫入數據輸入電路
10、寫入控制電路11和預充電電路12等。在此，參照圖2對SRAM的寫入動作進行說明。在到寫入動作開始為止的期間內，由於字線WL的電壓電平及寫入控制信號WE的信號電平變成低電平，故存儲器單元MC的存取電晶體TAT、TAB及寫入控制電路11的寫入控制電晶體TWT、TffB為截止狀態。另一方面，由於預充電控制信號PC的信號電平變為低電平，故預充電電晶體TPT、TPB為導通狀態。由此，位線BL、NBL的電壓電平被保持在高電平。若開始寫入動作，則預充電控制信號PC的信號電平從低電平向高電平變化，預充電電晶體TPT、TPB變為截止狀態。再有，字線WL的電壓電平及寫入控制信號WE的信號電平從低電平向高電平變化，存取電晶體TAT、TAB及寫入控制電晶體TWT、TffB變為導通狀態。進而，寫入數據輸入電路10根據寫入數據屏蔽(mask)信號NBE及寫入數據信號DI，使寫入位線WBL、NWBL的電壓電平變化。寫入數據屏蔽信號NBE及寫入數據信號DI和寫入位線WBL、NWBL的真值表如圖3。由於寫入控制電晶體TWT、TWB為導通狀態，故寫入位線WBL、NWBL的電壓變化被分別傳遞到位線BL、NBL。再有，由於存取電晶體TAT、TAB為導通狀態，故根據位線BL、NBL的電壓變動，將位數據(「I」或「O」)寫入存儲器單元MC中。
[0034]《輸入電路》
[0035]圖4表示實施方式I的輸入電路的構成例。圖4所示出的輸入電路能夠用作圖1所示出的SRAM的寫入數據輸入電路10。該輸入電路按寫入位線WBL、NWBL的每個組合來設置，具備組合電路101、掃描觸發器電路102和鎖存電路103。在此，舉例與寫入位線WBL [O]、NWBL [O]對應的輸入電路來說明。組合電路101根據寫入數據信號DI [O]及寫入屏蔽信號NBE [O](第I及第2輸入信號)，生成內部數據信號ID、NID (第I及第2內部信號)。掃描觸發器電路102有選擇地取入掃描輸入信號(scan in signal) SI [O]及內部數據信號ID並加以保持。再有，掃描觸發器電路102基於取入並加以保持的信號，生成應向寫入位線NWBL[0]輸出的輸出信號(第I輸出信號)及掃描輸出信號(scan out signal)S0[0]。鎖存電路103將內部數據信號NID取入並加以保持。還有，鎖存電路103基於取入並加以保持的內部數據信號NID，生成應向寫入位線WBL[0]輸出的輸出信號(第2輸出信號)。另外，對於與寫入位線WBL[1]、NWBL[1]對應的輸入電路來說也是同樣的。
[0036]《組合電路》
[0037]組合電路101也可以包括反相器111和NOR電路112、113。反相器111使寫入數據信號DI [O]反轉。NOR電路112將反相器111的輸出信號(即、寫入數據信號DI [O]的反轉信號)與寫入數據屏蔽信號NBE[O]的「非或」作為內部信號ID來輸出。NOR電路113將寫入數據信號DI[0]與寫入數據屏蔽信號NBE[O]的「非或」作為內部數據信號NID來輸出。這樣，內部數據信號NID[0]相當於內部數據信號ID[0]的反轉信號。
[0038]《掃描觸發器電路》
[0039]掃描觸發器電路102也可以包括輸入切換部121、122、主鎖存器ML、通路電晶體(pass transistor) 123、從鎖存器SL和反相器124。輸入切換部121響應移位時鐘SCK及反轉移位時鐘NSCK，對是否取入掃描輸入信號SI [O]進行切換。輸入切換部122響應數據鎖存時鐘(data latch clock)DCK及反轉數據鎖存時鐘NDCK，對是否取入內部數據信號ID進行切換。主鎖存器ML根據輸入切換部121、122的取入動作，保持掃描輸入信號SI [O]及內部數據信號ID的一方。主鎖存器ML所保持的信號被供給至寫入位線NWBL[0]。通路電晶體123響應俘獲/移位時鐘CCK及反轉俘獲/移位時鐘NCCK而對是否將主鎖存器ML的輸出信號傳遞至從鎖存器SL進行切換。從鎖存器SL保持通過通路電晶體123傳遞的主鎖存器ML的輸出信號。反相器124使從鎖存器SL的輸出信號反轉後作為掃描輸出信號S0[0]輸出。掃描輸出信號S0[0]作為掃描輸入信號SI [I]而被供給至後級的掃描觸發器電路102 (與寫入位線NWBL[1]對應的掃描觸發器電路102)。再有，後級的掃描觸發器電路102的掃描輸出信號S0[1]也作為掃描輸入信號而被供給至進一步後級的掃描觸發器電路。
[0040]《鎖存電路》
[0041]鎖存電路103也可以包括輸入切換部131和鎖存器132。輸入切換部131響應數據鎖存時鐘DCK及反轉數據鎖存時鐘NDCK，對是否取入內部數據信號NID進行切換。鎖存器132保持通過輸入切換部131而被取入的內部數據信號NID。由鎖存器132保持的信號被供給至寫入位線WBL [O]。
[0042]〔動作〕
[0043]接著，參照圖5對圖4所示出的輸入電路的動作進行說明。
[0044]寫入周期期問(寫入使能信號WE_ENABLE的信號電平為高電平的期間)中，在控制時鐘CLK的邏輯電平為低電平的情況下，輸入切換部122變為導通狀態，根據內部數據信號ID更新主鎖存器ML的內部節點(與輸入切換部121、122的輸出端子連接的內部節點)。接下來，若控制時鐘CLK的邏輯電平為高電平，則輸入切換部122變為非導通狀態，主鎖存器ML保持數據(被取入的信號)。
[0045]然後，在俘獲周期期間(俘獲使能信號CAPTURE_ENABLE的信號電平為高電平的期間)中，在控制時鐘CLK的邏輯電平為低電平的情況下輸入切換部122成為導通狀態，根據內部數據信號ID更新主鎖存器ML的內部節點。接著，若控制時鐘CLK的邏輯電平變為高電平，則輸入切換部122成為非導通狀態，主鎖存器ML保持數據(被取入的信號)。再有，通路電晶體123成為導通狀態，根據主鎖存器ML的輸出信號來更新從鎖存器SL的保持數據。
[0046]接下來，在移位周期期間(移位使能信號SHIFT_ENABLE的信號電平為高電平的期間)中，在控制時鐘CLK的邏輯電平為低電平的情況下，輸入切換部122成為非導通狀態並且輸入切換部121成為導通狀態，根據掃描輸入信號SI [O]來更新主鎖存器ML的內部節點。接著，若控制時鐘CLK的邏輯電平變為高電平，則輸入切換部121成為非導通狀態，主鎖存器ML保持數據(被取入的信號)。再有，通路電晶體123成為導通狀態，根據主鎖存器ML的輸出信號來更新從鎖存器SL的保持數據。[0047]另外，反轉數據鎖存時鐘NDCK、反轉俘獲/移位時鐘NCCK、及反轉移位時鐘NSCK也可以由時鐘生成電路100來生成。時鐘生成電路100通過使數據鎖存時鐘DCK、俘獲/移位時鐘CCK、及移位時鐘SCK分別反轉來生成反轉數據鎖存時鐘NDCK、反轉俘獲/移位時鐘NCCK、及反轉移位時鐘NSCK。再有，也可以基於控制時鐘CLK、寫入使能信號WE_ENABLE、俘獲使能信號CAPTURE_ENABLE、及移位使能信號SHIFT_ENABLE來生成數據鎖存器時鐘DCK、俘獲/移位時鐘CCK、及移位時鐘SCK。
[0048]〔比較例〕
[0049]在此，參照圖6對輸入電路的比較例I進行說明。圖6所示出的輸入電路按寫入位線WBL、NWBL的每個組合設置，具備與寫入位線WBL、NWBL分別對應的2個掃描觸發器電路801、801、和組合電路802。再有，由時鐘生成電路800生成反轉數據鎖存時鐘NDCK、反轉俘獲/移位時鐘NCCK、及反轉移位時鐘NSCK。圖7表示圖6所示出的輸入電路的動作。在圖6所不出的輸入電路中，掃描輸出信號S0[0]作為掃描輸入信號SI [I]而被供給,掃描輸出信號S0[1]作為掃描輸入信號SI [2]而被供給，掃描輸出信號S0[2]作為掃描輸入信號SI[3]而被供給。再有，掃描輸出信號S0[3]也作為掃描輸入信號而被供給至後級的掃描觸發器電路。
[0050]在圖6所示出的輸入電路中，為了可觀測寫入數據屏蔽信號NBE及寫入數據信號DI，將分別取入寫入數據屏蔽信號NBE及寫入數據信號DI並加以保持的2個鎖存電路置換成2個掃描觸發器電路801、801。S卩、按每條寫入位線(即、按每條輸出信號線)來設置掃描觸發器電路801。
[0051]另一方面，在圖4所示出的輸入電路中，在掃描觸發器電路102及鎖存電路103的前級設置組合電路101，由組合電路101生成的內部數據信號ID、NID中的一方(在此為內部數據信號ID)被供給至掃描觸發器電路102。由此，既可以抑制故障檢測率的下降、又可以削減掃描觸發器電路的個數。
[0052]如上，由於既可抑制故障檢測率的下降、又可削減掃描觸發器電路的個數，故可減低輸入電路的電路規模。再有，由於可削減輸入電路的零件件數，故可減低輸入電路的耗電。進而，由於圖4所示出的輸入電路中利用的時鐘的數量(種類)也可以是與圖6所示出的輸入電路相同的數量，故可抑制布線通道的經常開支。
[0053](實施方式2)
[0054]圖8表示實施方式2的輸入電路的構成例。該輸入電路按寫入位線WBL、NWBL的每個組合設置，具備組合電路101和掃描觸發器電路202。掃描觸發器電路202包括主鎖存電路203和從鎖存電路204。主鎖存電路203有選擇地取入掃描輸入信號SI [O]及由組合電路101生成的內部數據信號ID並加以保持。再有，主鎖存電路203基於取入並加以保持的信號來生成應向寫入位線NWBL[0]輸出的輸出信號(第I輸出信號)及中間信號SM [O]。從鎖存電路204有選擇地取入中問信號SM [O]及由組合電路101生成的內部數據信號NID並加以保持。再有，從鎖存電路204基於取入並加以保持的信號來生成應向寫入位線WBL[0]輸出的輸出信號(第2輸出信號)及掃描輸出信號S0[0]。
[0055]主鎖存電路203也可以包括圖4所示出的輸入切換部121、122及主鎖存器ML。在此，輸入切換部122響應數據鎖存時鐘DCKO及反轉數據鎖存時鐘NDCK0，對是否取入內部數據信號ID進行切換。從鎖存電路204也可以包括圖1所示出的通路電晶體123、從鎖存器SL、及反相器124和輸入切換部211。輸入切換部211響應數據鎖存時鐘DCKl及反轉數據鎖存時鐘NDCKl，對是否取入由組合電路101生成的內部數據信號NID進行切換。這樣，在圖8所示出的輸入電路中，掃描觸發器電路202的從鎖存電路204被用作圖4所示出的鎖存電路103。另外，反轉數據鎖存時鐘NDCKO、NDCK1、反轉俘獲/移位時鐘NCCK、及反轉移位時鐘NSCK也可以由時鐘生成電路200來生成。再有，數據鎖存時鐘DCK0、DCK1也可以基於控制時鐘CLK、寫入使能信號WE_ENABLE、俘獲使能信號CAPTURE_ENABLE、及移位使能信號 SHIFT_ENABLE 而生成。
[0056]圖9表示圖8所示出的輸入電路的動作。數據鎖存時鐘DCKO相當於圖4及圖5所示出的數據鎖存時鐘DCK。在除了移位周期期間以外的期間(移位使能信號SHIFT_ENABLE的信號電平為低電平的期間)中，若控制時鐘CLK的邏輯電平變為低電平，則數據鎖存時鐘DCKO的信號電平變成低電平。在移位周期期間(移位使能信號SHIFT_ENABLE的信號電平為高電平的期間)中，數據鎖存時鐘DCKO的信號電平為高電平。另一方面，在除了俘獲周期期間及移位周期期間以外的期間(俘獲使能信號CAPTURE_ENABLE及移位使能信號SHIFT_ENABLE雙方的信號電平為低電平的期間)中，若控制時鐘CLK的邏輯電平變為低電平，則數據鎖存時鐘DCKl的信號電平變為低電平。在俘獲周期期間及移位周期期間(俘獲使能信號CAPTURE_ENABLE及移位使能信號SHIFT_ENABLE的至少一方的信號電平為高電平的期問)中，數據鎖存時鐘DCKl的信號電平為高電平。這樣，通過控制數據鎖存時鐘DCK0、DCK1，從而可實現與圖4所示出的輸入電路同樣的動作。
[0057]如上，在圖8所示出的輸入電路中，由於可將掃描觸發器電路202的從鎖存電路204用作圖4所示出的鎖存電路103，故與圖4所示出的輸入電路相比，可減低電路規模及耗電。
[0058](實施方式2的變形例)
[0059]如圖10所示，主鎖存電路203及從鎖存電路204也可以分別取代輸入切換部122、211而包括輸入切換部122a、211a。輸入切換部122a由根據數據鎖存時鐘DCKO及反轉數據鎖存時鐘NDCKO來切換導通/非導通的通路電晶體構成，輸入切換部211a由根據數據鎖存時鐘DCKl及反轉數據鎖存時鐘NDCKl來切換導通/非導通的通路電晶體構成。該情況下，組合電路101也可以取代NOR電路112、113而包括NAND電路112a、113a。通過這樣構成，從而可縮短寫入數據的設立時間(從輸入寫入數據屏蔽信號NBE及寫入數據信號DI到寫入位線WBL、NWBL的電壓電平確定為止所需的時間)。另外，圖4所示出的輸入切換部122、131也可以由根據數據鎖存時鐘DCK及反轉數據鎖存時鐘NDCK來切換導通/非導通的通路電晶體構成。
[0060]再有，在圖4中，組合電路101也可以被包含在包括掃描觸發器電路102及鎖存電路103的模塊中，也可以設置在包括掃描觸發器電路102及鎖存電路103的模塊的外部。與此同樣地，在圖8中，組合電路101也可以被包含在包括掃描觸發器電路202的模塊中，也可以設置在包括掃描觸發器電路202的模塊的外部。
[0061 ] 還有，在圖8所示出的從鎖存電路204中，也可以在通路電晶體123與從鎖存器SL的內部節點n2之間設置I個或多個緩存器。通過這樣構成，從而可確保對從鎖存器SL的保持錯誤的容限。
[0062](實施方式3)[0063]圖11表示實施方式3的輸入電路的構成例。圖11所示出的輸入電路能夠用作SRAM的地址輸入電路。該輸入電路具備預解碼器301 (組合電路)、掃描觸發器電路302和鎖存電路303、304、305。預解碼器301根據輸入地址信號AD [O]、AD [I](第I及第2輸入信號)，生成內部解碼信號IDEC [O]?IDEC [3](第I?第4內部信號)。掃描觸發器電路302有選擇地取入掃描輸入信號SI及內部解碼信號IDEC[0]並加以保持。再有，掃描觸發器電路302基於取入並加以保持的信號來生成預解碼地址信號NPDEC[0](第I輸出信號)及掃描輸出信號S0。鎖存電路303?305分別取入內部解碼信號IDEC[1]?IDEC[3]並加以保持。再有，鎖存電路303?305分別基於取入並加以保持的內部解碼信號IDEC[1]?IDEC[3]，生成預解碼地址信號NPDEC[I]?NPDEC[3](第2?第4輸出信號)。
[0064]《預解碼器》
[0065]預解碼器301也可以包括反相器311、312、NAND電路313、314、315、316。反相器311使輸入地址信號AD[1]反轉。反相器312使輸入地址信號AD[0]反轉。NAND電路313將反相器311、312的輸出信號(S卩、輸入地址信號AD[O]、AD[I]的反轉信號)的「非與」作為內部解碼信號IDEC[0]輸出。NAND電路314將反相器312的輸出信號(即、輸入地址信號AD[0]的反轉信號)與輸入地址信號AD[1]的「非與」作為內部解碼信號IDEC[1]輸出。NAND電路315將輸入地址信號AD[0]與反相器311的輸出信號(即、輸入地址信號AD[1]的反轉信號)的「非與」作為內部解碼信號IDEC[2]輸出。NAND電路316將輸入地址信號AD[O],AD[I]的「非與」作為內部解碼信號IDEC[3]輸出。
[0066]《掃描觸發器電路》
[0067]掃描觸發器電路302也可以包括輸入切換部321、322、主鎖存器ML、通路電晶體323、從鎖存器SL和反相器324。輸入切換部321響應移位時鐘SCK及反轉移位時鐘NSCK，對是否取入掃描輸入信號SI [O]進行切換。輸入切換部322響應數據鎖存時鐘DCK及反轉數據鎖存時鐘NDCK，對是否取入內部解碼信號IDEC [O]進行切換。主鎖存器ML根據輸入切換部321、322的取入動作，保持掃描輸入信號SI [O]及內部解碼信號IDEC[0]的一方。主鎖存器ML所保持的信號作為預解碼地址信號NPDEC[0]而被供給至預解碼地址信號線。通路電晶體323響應俘獲/移位時鐘CCK及反轉俘獲/移位時鐘NCCK，對是否將主鎖存器ML的輸出信號傳遞至從鎖存器SL進行切換。從鎖存器SL保持通過通路電晶體323而被傳遞的主鎖存器ML的輸出信號。反相器324使從鎖存器SL的輸出信號反轉後作為掃描輸出信號SO [O]輸出。另外，也可以由時鐘生成電路300來生成反轉數據鎖存時鐘NDCK、反轉俘獲/移位時鐘NCCK、及反轉移位時鐘NSCK。
[0068]《鎖存電路》
[0069]鎖存電路303也可以包括輸入切換部331和鎖存器332。輸入切換部331響應數據鎖存時鐘DCK及反轉數據鎖存時鐘NDCK，對是否取入內部解碼信號IDEC[1]進行切換。鎖存器332保持通過輸入切換部331而被取入的內部解碼信號IDEC[1]。由鎖存器332保持的信號作為預解碼地址信號NPDEC[1]而被供給至預解碼地址信號線。對於鎖存電路304、305的構成而言也是同樣的。
[0070](比較例〕
[0071]在此，參照圖12，對輸入電路的比較例2進行說明。圖12所示出的輸入電路具備與輸入地址信號AD [O]、AD [ I]分別對應地設置的2個掃描觸發器電路901、901、和預解碼器902。預解碼器902根據由掃描觸發器電路901、901生成的內部地址信號IAD[O]、IAD[I]、NIAD [O]、NIAD[1]，生成預解碼地址信號NPDEC[O]?NPDEC[3]。再有，由時鐘生成電路900生成反轉數據鎖存時鐘NDCK、反轉俘獲/移位時鐘NCCK、及反轉移位時鐘NSCK。
[0072]若將圖11所示出的輸入電路和圖12所示出的輸入電路(輸入電路的比較例2)進行比較的話，則在圖11所示出的輸入電路中，由於可將預解碼器301所包含的反相器311、312及NAND電路313?316作為掃描觸發器電路302及鎖存電路303?305的輸入緩存器來利用，故和圖12所示出的輸入電路(輸入電路的比較例2)相比，可進一步削減自輸入地址信號AD[0]、AD[1]被輸入到輸出預解碼地址信號NPDEC[O]?NPDEC[3]為止的信號路徑中的門級數。由此，可縮短地址的設立時間(自輸入地址信號AD[0]、AD[1]被輸入到預解碼地址信號NPDEC[O]?NPDEC[3]被輸出為止所需的時間)。
[0073]如上，與按每條輸出信號線(在此為按每條預解碼地址信號線)設置掃描觸發器電路的情況相比，由於既可抑制故障檢測率的下降又能削減掃描觸發器電路的個數，故可減低輸入電路的電路規模。再有，由於可削減輸入電路的零件件數，故可減低輸入電路的耗電。進而，與圖12所示出的輸入電路(輸入電路的比較例2)相比，由於可縮短地址的設立時間，故可實現輸入電路O動作的高速化。
[0074](實施方式4)
[0075]圖13表示實施方式4的輸入電路的構成例。該輸入電路具備預解碼器301和觸發器402-1、402-2。觸發器402-1、402-2分別包括主鎖存電路403_1、403_2和從鎖存電路404-1、404-2。
[0076]主鎖存電路403-1(第I主鎖存電路)有選擇地取入掃描輸入信號SI [O]及內部解碼信號IDEC[0]並加以保持，基於取入並保持的信號來生成預解碼地址信號NPDEC[0](第I輸出信號)及中間信號SM[0](第I中間信號)。從鎖存電路404-1 (第I從鎖存電路)有選擇地取入中間信號SM[0]及內部解碼信號IDEC[1]並加以保持，基於取入並保持的信號來生成預解碼地址信號NPDEC[1](第2輸出信號)及掃描輸出信號S0[0]。
[0077]主鎖存電路403-2(第2主鎖存電路)有選擇地取入掃描輸入信號SI [I]及內部解碼信號IDEC[2]並加以保持，基於取入並保持的信號來生成預解碼地址信號NPDEC[2](第3輸出信號)及中間信號SM[1](第2中間信號)。從鎖存電路404-2(第2從鎖存電路)有選擇地取入中間信號SM[1]及內部解碼信號IDEC[3]並加以保持，基於取入並保持的信號來生成預解碼地址信號NPDEC[3](第4輸出信號)及掃描輸出信號S0[1]。
[0078]主鎖存電路403-1也可以包括圖11所示出的輸入切換部321、322及主鎖存器ML。在此，輸入切換部322響應數據鎖存時鐘DCKO及反轉數據鎖存時鐘NDCK0，對是否取入內部解碼信號IDEC[0]進行切換。從鎖存電路404-1也可以包括圖11所示出的通路電晶體323、從鎖存器SL、及反相器324和輸入切換部411。輸入切換部411響應數據鎖存時鐘DCKl及反轉數據鎖存時鐘NDCK1，對是否取入由預解碼器301生成的內部解碼信號IDEC[1]進行切換。這樣，在圖13所不出的輸入電路中，掃描觸發器電路402-1所包含的從鎖存電路404-1被用作圖11所示出的鎖存電路303。對於掃描觸發器電路402-2而言也是同樣的。其中，也可以由時鐘生成電路400來生成反轉數據鎖存時鐘NDCK0、NDCK1、反轉俘獲/移位時鐘NCCK、及反轉移位時鐘NSCK。
[0079]如上，在圖13所示出的輸入電路中，由於掃描觸發器電路402-1、402_2的從鎖存電路404-1、404-2可用作圖11所示出的鎖存電路303、305，故與圖11所示出的輸入電路相比，可進一步減低電路規模及耗電。
[0080](實施方式5)
[0081]圖14表不實施方式5的輸入電路的構成例。該輸入電路具備輸入處理電路501、掃描觸發器電路502-1、502-2和預解碼器505。掃描觸發器電路502-1、502-2分別包括主鎖存電路503-1、503-2和從鎖存電路504-1、504-2。
[0082]輸入處理電路501根據輸入地址信號AD[0]、AD[1]，分別生成反轉輸入地址信號NAD [O]、NAD [I]，並供給輸入地址信號AD [O]、AD [I]及反轉輸入地址信號NAD [O]、NAD [I]。
[0083]主鎖存電路503-1 (第I主鎖存電路)有選擇地取入掃描輸入信號SI [O]及反轉輸入地址信號NAD[0]並加以保持，基於取入並保持的信號來生成內部地址信號NIAD[0]及中間信號SM[0]。從鎖存電路504-1 (第I從鎖存電路)有選擇地取入中間信號SM[0]及輸入地址信號AD[0]並加以保持，基於取入並保持的信號來生成內部地址信號IAD[0]及掃描輸出信號S0[0]。內部地址信號NIAD[0]相當於內部地址信號IAD[0]的反轉信號。
[0084]主鎖存電路503-2 (第2主鎖存電路)有選擇地取入掃描輸入信號SI [I]及反轉輸入地址信號NAD[1]並加以保持，基於取入並保持的信號來生成內部地址信號NIAD[1]及中間信號SM[1]。從鎖存電路504-2 (第2從鎖存電路)有選擇地取入中問信號SM [I]及輸入地址信號AD[1]並加以保持，基於取入並保持的信號來生成內部地址信號IAD[1]及掃描輸出信號S0[1]。內部地址信號NIAD[1]相當於內部地址信號IAD[1]的反轉信號。
[0085]主鎖存電路503-1也可以包括輸入切換部521、522和主鎖存器ML。輸入切換部521響應移位時鐘SCK及反轉移位時鐘NSCK，對是否取入掃描輸入信號SI[0]進行切換。輸入切換部522響應數據鎖存時鐘DCKO及反轉數據鎖存時鐘NDCKO，對是否取入反轉輸入地址信號NAD[0]進行切換。主鎖存器ML根據輸入切換部521、522的取入動作，保持掃描輸入信號SI[0]及反轉輸入地址信號NAD [O]的一方。主鎖存器ML所保持的信號作為內部地址信號NIAD[0]而被供給。從鎖存電路504-1也可以包括通路電晶體523、從鎖存器SL、反相器524和輸入切換部525。通路電晶體523響應俘獲/移位時鐘CCK及反轉俘獲/移位時鐘NCCK，對是否將主鎖存器ML的輸出信號傳遞至從鎖存器SL進行切換。輸入切換部525響應數據鎖存時鐘DCKl及反轉數據鎖存時鐘NDCKl，對是否取入輸入地址信號AD [O]進行切換。從鎖存器SL根據通路電晶體523及輸入切換部525的取入動作，保持主鎖存器ML的輸出信號及輸入地址信號AD[O]的一方。反相器524使從鎖存器SL的輸出信號反轉後作為掃描輸出信號S0[0]輸出。從鎖存器SL所保持的信號被作為內部地址信號IAD[0]來供給。對於掃描觸發器電路502-2而言也是同樣的。
[0086]如果對圖14所示出的輸入電路與圖12所示出的輸入電路(輸入電路的比較例2)進行比較的話，則在圖12所示出的輸入電路中，掃描觸發器電路901的輸出端子(輸出內部地址信號NIAD [O]、NIAD [I]的輸出端子)的負荷大，在內部地址信號NIAD[0]、NIAD[1]的變化速度慢的情況下，被傳遞至緊要通路(critical path)的內部地址信號IAD[O]、IAD[I]的變化速度也變慢。另一方面，在圖14所示出的輸入電路中，從掃描觸發器電路502-1輸出的內部地址信號IAD[O]、IAD[I]不會受到掃描觸發器電路502-1的輸出端子(輸出內部地址信號NAID[0]、NIAD[1]的輸出端子)的負荷的影響，因此可使被傳遞至緊要通路的內部地址信號IAD[O]、IAD[I]的變化速度高速化。[0087]如上，與按每條輸出信號線(在此為按每條預解碼地址信號線)來設置掃描觸發器電路的情況相比，由於既可以抑制故障檢測率的下降、又能削減掃描觸發器電路的個數，故可減低輸入電路的電路規模。再有，由於可削減輸入電路的零件件數，故可減低輸入電路的耗電。進而，與圖12所示出的輸入電路(輸入電路的比較例2)，可使內部地址信號IAD [O] ,IAD [I]的變化速度高速化。
[0088](其他實施方式)
[0089]在以上的說明中，也可以將構成主鎖存器ML的反饋元件INV置換成圖15或圖16所示出的電路。通過將圖15或圖16所示出的電路作為反饋元件INV來利用，從而可抑制數據衝突，因此可減低耗電，並且可提高動作的穩定性。
[0090]-工業實用性-
[0091]如以上所說明過的，由於上述的輸入電路既可以抑制故障檢測率的下降、又能減低電路規模及耗電，故在採用了掃描路徑試驗方式的半導體集成電路(例如、SRAM等)中是有用的。
[0092]-符號說明-
[0093]101組合電路
[0094]102、302掃描觸發器電路
[0095]103、303、304、305 鎖存電路
[0096]202、402-1、402-2掃描觸發器電路
[0097]203、403-1、403-2 主鎖存電路
[0098]204、404-1、404-2 從鎖存電路
[0099]301預解碼器(組合電路)
[0100]501輸入處理電路
[0101]502-1、502-2掃描觸發器電路
[0102]503-1、503-2 主鎖存電路
[0103]504-1、504-2 從鎖存電路
[0104]505預解碼器(組合電路)
【權利要求】
1.一種輸入電路，其具備: 組合電路，根據第I及第2輸入信號來生成第I及第2內部信號； 第I主鎖存電路，有選擇地取入掃描輸入信號及由所述組合電路生成的第I內部信號並加以保持，基於取入並保持的信號來生成第I輸出信號及第I中間信號；和 第I從鎖存電路，有選擇地取入由所述第I主鎖存電路生成的第I中間信號及由所述組合電路生成的第2內部信號並加以保持，基於取入並保持的信號來生成第2輸出信號及掃描輸出信號。
2.根據權利要求1所述的輸入電路，其特徵在於， 還具備: 第2主鎖存電路；和 第2從鎖存電路， 所述組合電路根據所述第I及第2輸入信號，還生成第3及第4內部信號， 所述第2主鎖存電路接受由所述第I從鎖存電路生成的掃描輸出信號來作為掃描輸入信號，有選擇地取入該掃描輸入信號及由所述組合電路生成的第3內部信號並加以保持，基於取入並保持的信號來輸出第3輸出信號及第2中間信號， 所述第2從鎖存電路有選擇地取入由所述第2主鎖存電路生成的第2中間信號及由所述組合電路生成的第4內部信號並加以保持，基於取入並保持的信號來生成第4輸出信號及掃描輸出信號。
3.一種輸入電路，其具備:` 組合電路，根據第I及第2輸入信號來生成第I及第2內部信號； 掃描觸發器電路，有選擇地取入掃描輸入信號及由所述組合電路生成的第I內部信號並加以保持，基於取入並保持的信號來生成第I輸出信號及掃描輸出信號；和 第I鎖存電路，取入由所述組合電路生成的第2內部信號並加以保持，基於取入並保持的第2內部信號來生成第2輸出信號。
4.根據權利要求3所述的輸入電路，其特徵在於， 還具備第2及第3鎖存電路， 所述組合電路根據所述第I及第2輸入信號，還生成第3及第4內部信號， 所述第2鎖存電路取入由所述組合電路生成的第3內部信號並加以保持，基於取入並保持的第3內部信號來生成第3輸出信號， 所述第3鎖存電路取入由所述組合電路生成的第4內部信號並加以保持，基於取入並保持的第4內部信號來生成第4輸出信號。
5.根據權利要求1或3所述的輸入電路，其特徵在於， 所述第I輸入信號相當於寫入數據信號及寫入數據屏蔽信號的一方， 所述第2輸入信號相當於所述寫入數據信號及所述寫入數據屏蔽信號的另一方。
6.根據權利要求2或4所述的輸入電路，其特徵在於， 所述第I及第2輸入信號相當於地址信號。
7.根據權利要求1所述的輸入電路，其特徵在於， 所述第I主鎖存電路包括第I輸入切換部，該第I輸入切換部對是否取入由所述組合電路生成的第I內部信號進行切換，所述第I從鎖存電路包括第2輸入切換部，該第2輸入切換部對是否取入由所述組合電路生成的第2內部信號進行切換， 所述第I及第2輸入切換部各自分別由響應時鐘而對導通/非導通進行切換的通路電晶體來構成。
8.根據權利要求3所述的輸入電路，其特徵在於， 所述掃描觸發器電路包括第I輸入切換部，該第I輸入切換部對是否取入由所述組合電路生成的第I內部信號進行切換， 所述第I鎖存電路包括第2輸入切換部，該第2輸入切換部對是否取入由所述組合電路生成的第2內部信號進行切換， 所述第I及第2輸入切換部各自分別由響應時鐘而對導通/非導通進行切換的通路電晶體來構成。
9.根據權利要求1或3所述的輸入電路，其特徵在於， 所述第2內部信號相當於所述第I內部信號的反轉信號。
10.一種輸入電路，其具備: 輸入處理電路，基於第I輸入信號來生成第3輸入信號,並且基於第2輸入信號來生成第4輸入信號； 第I主鎖存電路，有選擇地取入掃描輸入信號及由所述輸入處理電路生成的第3輸入信號並加以保持，基於取入並保持的信號來生成第I內部信號及第I中間信號； 第I從鎖存電路，有選擇地取入由所述第I主鎖存電路生成的第I中間信號及所述第I輸入信號並加以保持，基於取入並保持的信號來生成第2內部信號及掃描輸出信號； 第2主鎖存電路，接受由所述第I從鎖存電路生成的掃描輸出信號來作為掃描輸入信號，有選擇地取入該掃描輸入信號及由所述輸入處理電路生成的第4輸入信號並加以保持，基於取入並保持的信號來生成第3內部信號及第2中間信號； 第2從鎖存電路，有選擇地取入由所述第2主鎖存電路生成的第2中間信號及所述第2輸入信號並加以保持，基於取入並保持的信號來生成第4內部信號及掃描輸出信號；以及組合電路，根據所述第I~第4內部信號來生成第I~第4輸出信號。
11.根據權利要求10所述的輸入電路，其特徵在於， 所述第I及第2輸入信號相當於輸入地址信號， 所述第3輸入信號相當於所述第I輸入信號的反轉信號， 所述第4輸入信號相當於所述第2輸入信號的反轉信號。
12.根據權利要求10或11所述的輸入電路，其特徵在於， 所述第I內部信號相當於所述第 2內部信號的反轉信號， 所述第3內部信號相當於所述第4內部信號的反轉信號。
【文檔編號】G01R31/28GK103502826SQ201280021157
【公開日】2014年1月8日 申請日期:2012年5月8日 優先權日:2011年5月11日
【發明者】小池剛, 法邑茂夫 申請人:松下電器產業株式會社