去除氮化矽薄膜的幹法蝕刻方法

2023-12-05 23:33:46 1

專利名稱：去除氮化矽薄膜的幹法蝕刻方法
技術領域：
本發明涉及半導體非易失性存儲器件製作時的幹法蝕刻方法，具體地說， 涉及一種去除氮化矽薄膜的幹法蝕刻方法。
背景技術：
快閃記憶體是一種非易失存儲器，其在系統斷電的情況下，依然能夠存儲電荷。
快閃記憶體的存儲單元是一個MOS管，但其構造和一般的MOS管略有不同。快閃記憶體 MOS管的結構如圖1所示，該快閃記憶體MOS管區域1的結構自下而上包括矽襯底 10、門極氧化層11、浮柵12、極間氧化層13和控制柵極(未圖示)。浮柵12 是由氮化矽(Si3N4)薄膜製成，用於存儲電荷。門極氧化層11和極間氧化層13 均為二氧化矽(Si02)薄膜。
一般同一晶圓上需要製作多種半導體器件，不同半導體器件功能不同，各 部分的參數要求也就不同。為了製作不同厚度的門極氧化層，各個半導體器件 的門極氧化層要分開製作。製作時，為了在除快閃記憶體MOS管區域l外製作其他半 導體器件，需要將其他半導體器件區域2對應的氧化層薄膜和氮化矽薄膜去除 (參閱圖2)。圖2是在各薄膜去除過程中其他半導體器件區域2的結構示意圖。 在薄膜去除過程中首先採用溼法蝕刻將極間氧化層所在的氧化層薄膜23去除； 然後耒用幹法蝕刻去除氮化矽薄膜22以及部分門極氧化層所在的氧化層薄膜 21;最後採用溼法蝕刻去除剩餘的門極氧化層所在的氧化層薄膜21。對晶圓進 行清洗、乾燥步驟後，在非快閃記憶體MOS管區域製作其他器件的門極氧化層24。
採用上述方法後發現，生成的其他半導體器件的門極氧化層24小於預期的 厚度，嚴重時，比預期的厚度少10埃，這種情況嚴重影響了半導體器件的電學 性能。研究發現，矽村底表面的矽晶格在上述幹法蝕刻步驟中受到等離子體的 強烈轟擊遭到破壞，從而使得其他器件的門極氧化層無法澱積在被破壞的區域。

發明內容
有鑑於此，本發明解決的技術問題在於提供一種有效減少矽襯底損壞的去除氮化矽薄膜的幹法蝕刻方法。
為解決上述技術問題，本發明提供了 一種去除氮化矽薄膜的幹法蝕刻方法。 所述幹法蝕刻方法在製程腔室內進行，其中製程腔室內位於等離子區兩側的上
基板和下基板的電勢差小於300伏。
與現有技術相比，本發明提供的去除氮化矽薄膜的幹法蝕刻方法，通過減 小等離子區的電勢差，降低了等離子體的活動的劇烈程度，從而大大減少了等 離子體穿過門極氧化層對矽襯底轟擊的機率。


圖l是晶圓上快閃記憶體MOS管的結構示意圖。 圖2是晶圓上其他半導體器件的結構示意圖。
具體實施例方式
以下結合附圖對本發明提供的去除氮化矽薄膜的幹法蝕刻方法其中一實施 例作詳細描述，以期進一步理解發明的技術方案、目的以及有益效果等。
請參閱圖2，為了簡明描述起見，本實施例將蝕刻氮化矽薄膜、門極氧化物 與極間氧化物所在的氧化層薄膜稱為ONO蝕刻工藝。
本發明提供的幹法蝕刻方法應用在ONO蝕刻工藝中。該幹法蝕刻方法用於 去除非快閃記憶體MOS管區域的氮化矽薄膜22，在製程腔室內進行。製程腔室的等離 子體區的上下兩側具有上基板和下基板。上極板連接源極功率，激發輸入製程 腔室的氣體產生等離子體。下極板連接一個偏置功率，與上基板之間形成電勢 差促使等離子體向下運動。進行本發明的幹法蝕刻方法時，首先將晶圓放置在 下極板上，將製程腔室抽成符合要求的真空狀態，輸入蝕刻氣體如CH2F2;然後， 設置製程腔室的源極功率和偏置功率，保證上基板和下基板電勢差小於300伏； 最後，蝕刻氣體在源極功率的作用下分解成等離子體，在上基板和下基板電勢 差的作用下，等離子體向下運動，與晶圓表面的氮化矽薄膜22進行反應，完成 對氮化矽薄膜的蝕刻。為了將氮化矽薄膜22蝕刻乾淨，需要蝕刻掉部分氮化矽 薄膜22下面的氧化層薄膜21，但是為了避免對矽襯底表面矽晶格的損傷，剩餘 的氧化層薄膜21要保留30埃的厚度。
採用本發明的幹法蝕刻方法，通過上基板和下基板電勢差小於300伏，減少等離子體轟擊矽襯底的機率，使得在後續工藝中，在其他半導體器件矽襯底
表面氧化形成的門極氧化層24的厚度符合預期的標準。
上述描述僅是對本發明較佳實施例的描述，並非對本發明範圍的任何限定， 本發明領域的普通技術人員根據上述揭示內容做的任何變更、修飾，均屬於權 利要求書的保護範圍。
權利要求
1.一種去除氮化矽薄膜的幹法蝕刻方法，其特徵在於，所述幹法蝕刻方法在製程腔室內進行，其中製程腔室內位於等離子區兩側的上基板和下基板的電勢差小於300伏。
2. 如權利要求1所述的去除氮化矽薄膜的幹法蝕刻方法，其特徵在於，所述幹 法蝕刻方法使用的蝕刻氣體與氮化矽薄膜發生化學反應。
3. 如權利要求1所述的去除氮化矽薄膜的幹法蝕刻方法，其特徵在於，所述幹 法蝕刻方法去除的氮化矽薄膜在晶圓的快閃記憶體區域用於存儲電荷。
4. 如權利要求1所述的去除氮化矽薄膜的幹法蝕刻方法，其特徵在於，位於氮 化矽薄膜和晶圓矽村底之間的是氧化層薄膜，所迷去除氮化矽薄膜的幹法蝕刻 方法中要將所述氧化層薄膜保留在30埃的厚度。
全文摘要
本發明公開了一種去除氮化矽薄膜的幹法蝕刻方法，涉及半導體製造領域的蝕刻工藝。所述幹法蝕刻方法在製程腔室內進行，其中製程腔室內位於等離子區兩側的上基板和下基板的電勢差小於300伏。與現有技術相比，本發明提供的去除氮化矽薄膜的幹法蝕刻方法，通過降低等離子區的電勢差，大大減少了等離子體對晶圓矽襯底轟擊的機率，優化了後續工藝。
文檔編號H01L21/02GK101587836SQ20081003767
公開日2009年11月25日 申請日期2008年5月20日 優先權日2008年5月20日
發明者方文強, 朱海波, 鍾鑫生, 黃敬勇 申請人:中芯國際集成電路製造(上海)有限公司