存儲電路與字線控制電路的製作方法

2023-06-03 09:02:21 1

專利名稱：存儲電路與字線控制電路的製作方法
技術領域：
本發明有關於內存，特別是有關於存儲電路。
背景技術：
存儲電路包括多個存儲單元以儲存數據。存儲電路可運作於三種模式，包括啟動(active)模式、睡眠(sleep)模式、以及節能(power down)模式。當存儲電路運作於啟動模式中，數據可被正常地寫入存儲電路或由存儲電路讀出，但存儲電路的耗電量較高。當存儲電路運作於睡眠模式，存儲電路的耗電量減低，而之前寫入的數據仍舊可被保留於存儲電路中，但存儲電路無法接受新數據的寫入，也無法由存儲電路讀出數據。當存儲電路運作於節能模式，存儲電路的耗電量減到最低，且存儲電路無法保留之前寫入的數據。圖IA為第一現有存儲電路100的方框圖。現有存儲電路100包括兩個PMOS晶 體管101、102以及存儲單元陣列110。存儲單元陣列110包括多個存儲單元供數據儲存。PMOS電晶體101的面積較PMOS電晶體102的面積為大。PMOS電晶體101耦接於第一電壓端Vdd與節點103之間，而PMOS電晶體102耦接於第一電壓端Vdd與節點103之間，且存儲單元陣列110耦接於節點103與地電位GND之間。當存儲電路100於啟動模式中運作，啟動信號啟動PMOS電晶體101，而睡眠信號關閉PMOS電晶體102。當存儲電路100於睡眠模式中運作，啟動信號關閉PMOS電晶體101，而睡眠信號啟動PMOS電晶體102。當存儲電路100於節能模式中運作，啟動信號關閉PMOS電晶體101，而睡眠信號關閉PMOS電晶體102，以切斷存儲單元陣列100的供電。因為第一現有存儲電路100的存儲單元陣列110於節能模式下的供電被切斷，當存儲電路100的運作模式由節能模式切換至啟動模式時，存儲電路100的所有子電路必須在正常運作之前被充電至啟動模式下的電位。對子電路的充電需要大量的耗能，因此需要長的充電時間(稱之為甦醒時間wakeup time)。當存儲電路100的運作模式由節能模式切換至啟動模式時，大的充電耗能(rushing power)會使存儲電路100的效能降低,而長的甦醒時間亦使存儲電路100的效能降低。為了減少充電耗能，圖IB的存儲電路170被提供。存儲電路170包括多個PMOS電晶體17fl7n，以及多個延遲單元182 18(n-l)。PMOS電晶體17廣17η耦接於第一電壓端VDD與節點VVDD之間，對存儲單元陣列供電。當睡眠信號自邏輯高電位切換至邏輯低電位，存儲電路的運作模式自睡眠模式切換至啟動模式，而睡眠信號被送至第一 PMOS電晶體171的柵極以啟動第一 PMOS電晶體171。延遲的睡眠信號接著被送至第二 PMOS電晶體172的柵極以啟動第二 PMOS電晶體172。PMOS電晶體171、172、…、17η因此依次被啟動以降低充電耗能。但存儲電路170的甦醒時間卻因此而被延長，因而降低了存儲電路170的效能。因此，需要一個存儲電路，自節能模式切換至啟動模式時的充電耗能及甦醒時間可有效地被減少
發明內容
為了減少存儲電路的充電耗能的技術問題，本發明提供一種新的存儲電路與字線控制電路。本發明提供一種存儲電路，包括第一 PMOS電晶體、第二 PMOS電晶體、第一 NMOS電晶體、第二 NMOS電晶體以及存儲單元陣列。第一 PMOS電晶體耦接於第一電壓端與第一節點之間。第二 PMOS電晶體耦接於第一電壓端與第二節點之間。第一 NMOS電晶體，耦接於第三節點與第二電壓端之間。第二 NMOS電晶體耦接於第四節點與第二電壓端之間。存儲單元陣列包括多個存儲單元，其中存儲單元的至少一個包含第一反相器及第二反相器，其中第一反相器的正電源端耦接至第一節點，第一反相器的負電源端耦接至第三節點，第二反相器的正電源端耦接至第二節點，且第二反相器的負電源端耦接至第四節點。本發明更提供一種存儲電路，包括第一 PMOS電晶體、 第二 PMOS電晶體、第三PMOS電晶體、第四PMOS電晶體、第一NMOS電晶體、第二NMOS電晶體、第三NMOS電晶體、第四NMOS電晶體、以及存儲單元陣列。第一 PMOS電晶體耦接於第五節點與第一節點之間。第二 PMOS電晶體耦接於第五節點與第二節點之間。第三PMOS電晶體耦接於第一電壓端及第五節點之間，具有柵極耦接至第五節點。第四PMOS電晶體耦接於第一電壓端與第五節點之間。第
一NMOS電晶體耦接於第三節點與第六節點之間。第二 NMOS電晶體耦接於第四節點與第六節點之間。第三NMOS電晶體耦接於第六節點與第二電壓端之間，具有柵極耦接至第六節點。第四NMOS電晶體耦接於第六節點與第二電壓端之間。存儲單元陣列包括多個存儲單元，其中存儲單元中的至少一個包括第一反相器及第二反相器，其中第一反相器的正電源端耦接至第一節點，第一反相器的負電源端耦接至的第三節點，第二反相器的正電源端耦接至第二節點，而第二反相器的負電源端耦接至的第四節點。本發明提供一種存儲電路。於一實施方式中，存儲電路包括第一 PMOS電晶體、第
二PMOS電晶體、第三PMOS電晶體、第四PMOS電晶體、第五PMOS電晶體、第一 NMOS電晶體、第二 NMOS電晶體、第三NMOS電晶體、第四NMOS電晶體、第五NMOS電晶體、以及存儲單元陣列。第一 PMOS電晶體稱接於第一電壓端以及第一節點之間。第二 PMOS電晶體稱接於第一電壓端與第二節點之間。第三PMOS電晶體耦接於第一電壓端與第五節點之間。第四PMOS電晶體耦接於第一節點與第五節點之間，具有柵極耦接至第一節點。第五PMOS電晶體耦接於第二節點與第五節點之間，具有柵極耦接至第二節點。第一 NMOS電晶體耦接於第三節點與第二電壓端之間。第二 NMOS電晶體耦接於第四節點與第二電壓端之間。第三NMOS電晶體耦接於第六節點與第二電壓端之間。第四NMOS電晶體耦接於第六節點與第三節點之間，具有柵極耦接至第三節點。第五NMOS電晶體耦接於第六節點與第四節點之間，具有柵極耦接至第四節點。存儲單元陣列包括多個存儲單元，其中存儲單元中的至少一個包括第一反相器及第二反相器，其中第一反相器的正電源端耦接至的第一節點，第一反相器的負電源端耦接至第三節點，第二反相器的正電源端耦接至第二節點，而第二反相器的負電源端耦接至第四節點。本發明提供一種字線控制電路，包括第一 PMOS電晶體、第一 NMOS電晶體、以及多個字線驅動器。第一 PMOS電晶體耦接於第一電壓端與第一節點之間，具有柵極耦接至第一選擇信號。第一 NMOS電晶體耦接於第二節點與第二電壓端之間，具有柵極耦接至反相第一選擇信號，其中反相第一選擇信號是通過反轉第一選擇信號而得。字線驅動器至少其中之一包括第一反相器及第二反相器，其中第一反相器的正電源端耦接至第一電壓端，第一反相器的負電源端耦接至第二節點，第二反相器的正電源端耦接至第一節點，而第二反相器的負電源端耦接至第二電壓端。本發明的存儲電路與字線控制電路於節能模式切換至啟動模式時的充電耗能及甦醒時間可有效地被減低。


圖IA為第一現有存儲電路的方框圖。圖IB為存儲電路的電路圖。圖2為依據本發明的存儲單元陣列的存儲單元的方框圖。圖3為依據本發明的存儲電路的第一實施方式的部分方框圖。圖4A顯示依據不同模式操作的控制電路產生的柵極電壓。圖4B顯示第一控制邏輯電路的實施方式。圖4C顯示第二控制邏輯電路的實施方式。圖4D顯示第三控制邏輯電路的實施方式。圖4E顯示第四控制邏輯電路的實施方式。圖5A為依據本發明的存儲電路的實施方式的部分電路圖。圖5B顯示不同操作模式下的圖5A的PMOS電晶體以及NMOS電晶體的柵極電壓。圖6A為依據本發明的存儲電路之實施方式的部分電路圖。圖6B顯示不同操作模式下的圖6A的PMOS電晶體以及NMOS電晶體的柵極電壓。圖7A為依據本發明的字線控制電路的方框圖。圖7B為依據本發明的字線驅動器的方框圖。圖8為依據本發明的字線控制電路被選取及未被選取的電壓的示意圖。
具體實施例方式在說明書及權利要求書當中使用了某些詞彙來稱呼特定的組件。本領域的技術人員應可理解，硬體製造商可能會用不同的名詞來稱呼同一個組件。本說明書及權利要求書並不以名稱的差異來作為區分組件的方式，而是以組件在功能上的差異來作為區分的準貝U。在通篇說明書及權利要求書當中所提及的「包含」是開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此是包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置耦接於第二裝置，則代表第一裝置可直接電氣連接於第二裝置，或通過其它裝置或連接手段間接地電氣連接到第二裝置。圖2為依據本發明的存儲單元陣列的存儲單元200的方框圖。本發明的存儲單元陣列可包含各種形式的存儲單元，而不限於圖2中所示。存儲單元200包含第一反相器220、第二反相器230、以及兩傳輸柵電晶體212與214。於此實施方式中，第一反相器220的輸入端被耦接至第二反相器230的輸出端210。第二反相器220的輸入端被耦接至第一反相器220的輸出端205。換句話說，第一反相器220與第二反相器230交錯耦接。第一傳輸柵電晶體212稱接於位線BL與第一反相器220的輸出端205之間。第二傳輸柵電晶體214耦接於反位線BLB與第二反相器220的輸出端210之間。字線WL耦接至傳輸柵電晶體212與214的柵極以決定是否傳輸柵電晶體212與214被啟動。
於一個實施方式中，第一反相器220包括PMOS電晶體202以及NMOS電晶體204。PMOS電晶體202的柵極耦接至端點210，其漏極耦接至節點205。NMOS電晶體204的柵極耦接至端點210，其漏極耦接至節點205。PMOS電晶體202的源極為第一反相器220的正電源端並被耦接至第一節點Nm。匪OS電晶體204的源極為第一反相器220的負電源端並被耦接至第三節點於一實施方式中，第二反相器230包括PMOS電晶體206以及NMOS電晶體208。PMOS電晶體206的柵極耦接至節點205，其漏極耦接至節點210。NMOS電晶體208的柵極耦接至節點205，其漏極耦接至節點210。PMOS電晶體206的源極為第二反相器230的正電源端並被耦接至第二節點N, NMOS電晶體208的源極為第二反相器230的負電源端並被耦接至第四節點NKe。圖3為依據本發明的存儲電路300的第一實施方式的部分方框圖。於一實施方式中，存儲電路300包括存儲單元陣列310、兩個PMOS電晶體302、306、兩個NMOS電晶體304、308、以及控制電路320。存儲單元陣列310包括多個存儲單元3lf31K。至少一個存儲單 元311 31Κ包括兩個反相器220及230，如同圖2的存儲單元200。存儲單元311 31Κ的第一反相器220的正電源端耦接至第一節點Nm。存儲單元3lf 31K的第一反相器220的負電源端耦接至第三節點存儲單元3lf 31Κ的第二反相器230的正電源端耦接至第三節點Νκη。存儲單元31Γ31Κ的第二反相器230的負電源端耦接至第四節點NKe。於一實施方式中，每一存儲單元3lf31K包括兩個反相器220及230，如同圖2的存儲單元200。存儲單元3lf 31K的第一反相器220的正電源端耦接至第一節點Nm。存儲單元3lf 31K的第一反相器220的負電源端耦接至第三節點存儲單元3lf 31Κ的第二反相器230的正電源端耦接至第三節點N,存儲單元3lf 31K的第二反相器230的負電源端耦接至第四節點NKe。PMOS電晶體302的源極耦接至第一電壓端VDD，其漏極耦接至第一節點Nm。PMOS電晶體306的源極耦接至第一電壓端VDD，其漏極耦接至第二節點N, NMOS電晶體304的源極耦接至第二電壓端GND，其漏極耦接至第三節點Nw NMO S電晶體308的源極耦接至第二電壓端GND，其漏極耦接至第四節點NKe。控制電路320可控制PMOS電晶體302、306的柵極電壓VPDIi、VPM並控制NMOS電晶體304、308的柵極電壓VmB、VNDEB。於一實施方式中，存儲電路300可於三個模式下操作，分別為啟動模式、睡眠模式、以及節能模式。控制電路320可依據存儲電路300的操作模式產生柵極電壓VPDL、VPDK、VmB、Vndkb,以控制電晶體302、304、306,308ο當存儲電路300操作於節能模式時，存儲單元陣列310的存儲單元3lf 31Κ無法保持其中先前儲存的數據，但存儲單元陣列310的耗能可下降至最低等級。圖4Α顯示依據存儲電路300的不同模式操作的控制電路320產生的柵極電壓νρ Λ、νΡΜ、ν·Β、以及Vndebij於另一實施方式中，圖4Α的節能模式的柵極電壓VPDIj、VPDK、VmB、以及Vndkb的電壓值可被反轉。舉例來說，於另一實施方式中，節能模式的柵極電壓VPm、Vpde, Vndlb,以及Vndeb的電壓值可為邏輯高電壓、邏輯低電壓、邏輯高電壓、邏輯低電壓。當存儲電路300操作於節能模式，控制電路320可產生邏輯低電位Vpii於PMOS電晶體302的柵極以啟動PMOS電晶體302。同時，控制電路320產生邏輯高電位Vpdk於PMOS電晶體306的柵極以關閉PMOS電晶體306。另外，控制電路320可產生邏輯低電位Vnim於NMOS電晶體304的柵極以關閉NMOS電晶體304。控制電路320亦產生邏輯高電位Vndeb於NMOS電晶體308的柵極以啟動NMOS電晶體308。當PMOS電晶體302被打開時,第一節點Nm的電壓被上拉到第一電壓端VDD。第一反相器220的輸出端的節點205的電壓因此被上拉至邏輯高電位。當NMOS電晶體308被打開時，第四節點Nffi的電壓被下拉到第二電壓端GND。第二反相器230的輸出端的節點210的電壓因此被下拉至邏輯低電位。另外，當NMOS電晶體204因節點210的邏輯低電壓被關閉時，耦接到NMOS電晶體204的源極的第三節點Nui的電壓稍高於節點210的邏輯低電壓。同樣，當PMOS電晶體206因節點205的邏輯高電壓被關閉時，耦接到PMOS電晶體204的源極的第二節點Nkh的電壓稍低於節點205的邏輯高電壓。當存儲電路300操作於啟動模式時，存儲單元陣列310的存儲單元3lf 31K中儲存的數據可被正常的讀取及寫入，但存儲單元陣列310的耗能上升至最高等級。當存儲電路300操作於啟動模式，控制電路320可產生邏輯低電位VPm、Vpdk於PMOS電晶體302、306的柵極以啟動PMOS電晶體302、306。同時，控制電路320產生邏輯高電位VmB、Vndkb於NMOS電晶體304、308的柵極以啟動NMOS電晶體304、308。當PMOS電晶體302、306被打開時， 第一節點Nui、第二節點Neh的電壓被上拉到第一電壓端VDD。當NMOS電晶體304、308被打開時，第三節點Nui、第四節點NKe的電壓被下拉到第二電壓端GND。因此存儲單元3lf31K被供給充足電源以維持資料存取的運作。當存儲電路300操作於睡眠模式時，存儲單元3lf 31K中先前儲存的數據可被保存，但存儲單元陣列310的耗能下降至中級。當存儲電路300操作於睡眠模式，控制電路320可產生閾值電壓(Threshold voltage) VPDl、Vpdk於PMO S電晶體302、306的柵極以啟動PMOS電晶體302、306。同時，控制電路320產生閾值電位V·、Vndkb於NMOS電晶體304、308的柵極以啟動NMOS電晶體304、308。因此存儲單元31 f 31Κ與啟動模式相比被供給較低電源。於一實施方式中，控制電路320包括兩個反相器325、326以及四個控制邏輯321、322、323、324。於另一實施方式中，反相器325、326可被省略。當節能信號Vpd於邏輯高電位時，存儲電路300可於節能模式運作。當睡眠信號Vpst於邏輯高電位時，存儲電路300可於睡眠模式運作。當節能信號Vpd與睡眠信號Vpst皆於邏輯低電位時，存儲電路300可於啟動模式運作。反相器325反轉節能信號Vpd以得到反轉節能信號VPDB。反相器326反轉睡眠信號Vpst以得到反轉睡眠信號VPSB。第一控制邏輯321可依據反轉節能信號Vpdb與睡眠信號Vpst以產生PMOS電晶體302的柵極電壓VPm。圖4B顯示第一控制邏輯電路321的實施方式。第二控制邏輯322可依據反轉節能信號Vpdb與睡眠信號Vpst以產生PMOS電晶體306的柵極電壓VPDK。圖4C顯示第二控制邏輯電路322的一種實施方式。第三控制邏輯323可依據節能信號Vpd與反轉睡眠信號Vpsb以產生NMOS電晶體304的柵極電壓VmB。圖4D顯示第三控制邏輯電路323的一個實施方式。第四控制邏輯324可依據節能信號Vpd與反轉睡眠信號Vpsb以產生NMOS電晶體308的柵極電壓Vndebij圖4E顯示第四控制邏輯電路324的一種實施方式。當圖IA的現有存儲電路100於節能模式運作時，雖然PMOS電晶體101、102被關閉，但仍然有從節點103至地電位GND的漏電路徑。由於漏電，節點103的電壓於節能模式下逐漸由電壓Vdd下降至例如O. 1VDD。當存儲電路100的運作模式由節能模式切換為啟動模式，存儲電路100需要大電流以將節點103充電為VDD，因此需要長的甦醒時間。與圖IA的現有存儲電路100比較，圖3的存儲電路300於節電模式中具有較少漏電流。當存儲電路300由節能模式切換為啟動模式時，存儲電路300不需大電流充電亦不需要快速充電的能量，因此存儲電路300的甦醒時間可減少。PMOS電晶體302、306及NMOS電晶體304、308可減少漏電流。舉例來說，當存儲電路300於節能模式操作時，PMOS電晶體306的柵極電壓是邏輯高電位以關閉PMOS電晶體306，而NMOS電晶體304的柵極電壓邏輯低電位以關閉NMOS電晶體304。節點Nkh的電壓因此低於PMOS電晶體306的柵極電壓VDD，而節點Nui的電壓因此高於NMOS電晶體304柵極電壓GND。由於PMOS電晶體206的柵極電壓於邏輯高電位VDD，節點Neh的電壓低於電壓VDD，PMOS電晶體206的源極柵極壓差Vse因此為負，以降低通過PMOS電晶體206的漏電流。因為NMO S電晶體204的柵極電壓於邏輯低電位GND，節點Nui的電壓高於電壓GND，NMOS電晶體204的源極柵極壓差Ves因此為負，以降低通過NMOS電晶體204的漏電流。同樣地，通過NMOS電晶體208及PMOS電晶體202的漏電流亦被降低。另外，於節電模式下，假使低於GND的電壓施加至NMOS電晶體304、308的柵極，通過NMOS電晶體304、308的漏電流可進一步降低。同理，於節電模式下，假使高於Vdd的電壓施加至PMOS電晶體302、306的柵極，通過PMOS電晶體302、306的漏電流可進一步降低。當存儲電路300由節能模式切換為啟動模式，因此圖3的存儲電路300比圖I的現有存儲電路100的甦醒時間短及消耗電源更低。存儲電路300的效能因此優於存儲電路100。圖5A為依據本發明的存儲電路600的實施方式的部分電路圖。存儲電路600可運作於節能模式、啟動模式、以及睡眠模式。存儲電路600於各模式的運作方式與存儲電路300相類似。於一實施方式中，存儲電路600包括PMOS電晶體602、604、606、608、NM0S電晶體612、614、616、618、存儲單元陣列620、以及控制電路(未顯示)。存儲單元陣列620包含多個存儲單元，於此實施方式中，至少一個存儲單元包含兩個反相器220、230，如圖2所示。存儲單元的第一反相器220的正電源端耦接至第一節點Nm。存儲單元的第一反相器220的負電源端耦接至第三節點Nw存儲單元的第二反相器230的正電源端耦接至第二節點Nkh。存儲單元的第二反相器230的負電源端耦接至第四節點Np於一實施方式中，每一存儲單元包含兩個反相器220、230，如圖2所示。所有存儲單元的第一反相器220的正電源端耦接至第一節點Nm。所有存儲單元的第一反相器220的負電源端耦接至第三節點Nw存儲單元的第二反相器230的正電源端耦接至第二節點Nkh。存儲單元的第二反相器230的負電源端耦接至第四節點NKe。PMOS電晶體606、608耦接於第一電壓端Vdd與節點605之間。PMOS電晶體605的柵極耦接至節點605。PMOS電晶體602耦接於第一節點Nui與節點605之間。PMOS電晶體604耦接於第二節點Nkh與節點605之間。NMOS電晶體616、618耦接於第二電壓端GND與節點615之間。NMOS電晶體616的柵極耦接至節點615。NMOS電晶體612耦接於第三節點Nlg與節點615之間。NMOS電晶體614耦接於第四節點Nffi與節點615之間。控制電路可依據存儲電路600的操作模式控制PMOS電晶體602、604、608以及NMOS電晶體612、614、618的柵極電壓。圖5B顯示不同操作模式下的PMOS電晶體602、604、608以及NMOS電晶體612、614、618的柵極電壓。當存儲電路600於節能模式時，控制電路可設定PMOS電晶體608、602以及NMOS電晶體612的柵極電壓VPS、Vpdl, Vndlb為邏輯低電位，並設定PMOS電晶體604以及NMOS電晶體618、614的柵極電壓VPDK、VPSB、Vndeb為邏輯高電位。當存儲電路600於啟動模式時，控制電路可設定PMOS電晶體608、602、604的柵極電壓VPS、Vpdl, Vpdk為邏輯低電位，並設定NMOS電晶體618、612、614的柵極電壓VPSB、V·、Vndeb為邏輯高電位。當存儲電路600於睡眠模式時，控制電路可設定PMOS電晶體602、604以及NMOS電晶體618的柵極電壓VPa、VPDK、VPSB為邏輯低電位，並設定PMOS電晶體608以及NMOS電晶體612、614的柵極電壓VPS、V·、Vndeb為邏輯高電位。圖6A為依據本發明的存儲電路700的實施方式的部分電路圖。存儲電路700可運作於節能模式、啟動模式、以及睡眠模式。存儲電路700於各模式的運作方式與存儲電路300相類似。於一實施方式中，存儲電路700包括PMOS電晶體702、704、706、708、710、NMOS電晶體712、714、716、718、720、存儲單元陣列730、以及控制電路(未顯示)。存儲單元陣列730包含多個存儲單元，於此實施方式中，至少一存儲單元包含兩個反相器220、230，如圖2所示。存儲單元的第一反相器220的正電源端耦接至第一節點Nm。存儲單元的第一反相器220的負電源端耦接至第三節點Nw存儲單元的第二反相器230的正電源端耦接至第二節點Nkh。存儲單元的第二反相器230的負電源端耦接至第四節點NKe。於一實施方式中，每一存儲單元包含兩個反相器220、230，如圖2所示。存儲單元的第一反相器220的正電源端皆 耦接至第一節點Nm。存儲單元的第一反相器220的負電源端皆耦接至第三節點Nw存儲單元的第二反相器230的正電源端皆耦接至第二節點N,存儲單元的第二反相器230的負電源端皆耦接至第四節點NKe。PMOS電晶體702耦接於第一電壓端Vdd與第一節點Nui之間。PMOS電晶體704耦接於第一電壓端Vdd與第二節點Nkh之間。PMOS電晶體710耦接於第一電壓端Vdd與節點705之間。PMOS電晶體706耦接於節點705與第一節點Nm之間。PMOS電晶體706的柵極耦接至第一節點Nm。PMOS電晶體708耦接於第二節點Nkh與節點705之間。PMOS電晶體708的柵極耦接至第二節點Ns^ NMOS電晶體712耦接於第三節點Nui與第二電壓端GND之間。NMOS電晶體714耦接於第二電壓端GND與第四節點Nffi之間。NMOS電晶體720耦接於第二電壓端GND與節點715之間。NMOS電晶體716耦接於節點715與第三節點Nui之間。NMOS電晶體716的柵極耦接至第三節點NMOS電晶體718耦接於第四節點NKe與節點715之間。NMOS電晶體718的柵極耦接至第四節點NK(；。控制電路可依據存儲電路700的操作模式控制PMOS電晶體702、704、710以及NMOS電晶體712、714、720的柵極電壓。圖6B顯示不同操作模式下的PMOS電晶體702、704、710以及NMOS電晶體712、714、720的柵極電壓。當存儲電路700於節能模式時，控制電路可設定PMOS電晶體702以及NMOS電晶體720、712的柵極電壓V·、VPSB、Vndlb為邏輯低電位，並設定PMOS電晶體710、704以及NMOS電晶體714的柵極電壓Vps、Vpdk、Vndkb為邏輯高電位。當存儲電路700於啟動模式時，控制電路可設定PMOS電晶體702、704以及NMOS電晶體720的柵極電壓VPm、VPDK、Vpsb為邏輯低電位，並設定PMOS電晶體710、NMOS電晶體712、714的柵極電壓VPS、VmB、Vndeb為邏輯高電位。當存儲電路700於睡眠模式時，控制電路可設定PMOS電晶體710以及NMOS電晶體712、714的柵極電壓VPS、Vndlb, Vndeb為邏輯低電位，並設定PMOS電晶體702、704以及NMOS電晶體720的柵極電壓VPm、VPDK、Vpsb為邏輯高電位。圖7A為依據本發明的字線控制電路800的方框圖。於一實施方式中，字線控制電路800包括NAND門802、反相器804、NMOS電晶體806、PMOS電晶體808、以及多個字線驅動器810。於另一實施方式中，反相器804可被省略。NAND門802可接收三個輸入信號XPA, XPB, XPC0 NAND門802可對三個輸入信號XPA、XPB、XPC進行NAND運算以產生選擇信號。選擇信號直接耦接至PMOS電晶體808，PMOS電晶體808耦接於第一電壓端Vdd與第一節點Newui之間。反相器804可反轉選擇信號以得到反相選擇信號。反相選擇信號直接耦接至NMOS電晶體806，而NMOS電晶體806耦接於第二節點Notls與第二電壓端GND之間。於一實施方式中，多個字線驅動器810中至少一個有專屬選擇信號ZSEL與專屬字線WL，並包括第一反相器與第二反相器。第一反相器的負電源端耦接至第二節點Notls，第二反相器的正電源端耦接至第一節點NfflU)。於一實施方式中，多個字線驅動器810的第一反相器的負電源端皆耦接至第二節點Nqm，第二反相器的正電源端皆耦接至第一節點Newu)。圖7B為依據本發明的字線驅動器810的方框圖。於一實施方式中，字線驅動器810包括PMOS電晶體812、816、818、NM0S電晶體814、820，其中PMO S電晶體812及NMOS電晶體814形成第一反相器830，而PMOS電晶體818及NMOS電晶體820形成第二反相器840。PMOS電晶體812的源極耦接至第一電壓端VDD，其柵極耦接至選擇信號ZSEL，其漏極耦接至反字線WLB。NMOS電晶體814的源極耦接至第二節點Nt^s，其柵極耦接至選擇信號ZSEL，其 漏極耦接至反字線WLB。PMOS電晶體816的源極耦接至第一電壓端VDD，其柵極耦接至字線WL，其漏極耦接至反字線WLB。PMOS電晶體818的源極耦接至第一節點Nfflui，其柵極耦接至反字線WLB，其漏極耦接至字線WL。NMOS電晶體820的源極耦接至第二電壓端GND，其柵極耦接至反字線WLB，其漏極耦接至字線WL。當三個輸入信號XPA、XPB、XPC的電壓是邏輯高電位，字線控制電路800是啟動模式，NAND門802可產生邏輯低電壓作為選擇信號。選擇信號的邏輯低電位接著打開PMOS電晶體808，拉升第一節點Notld的電壓直至第一電源端VDD。反相選擇信號的邏輯高電位接著打開NMOS電晶體806，下拉第二節點Ntms的電壓直至第二電源端GND。跨過第一電源端VDD與第二電源端GND的電源接著經由第一節點Nfflui與第二節點Ntms被送至字線驅動器810。第一反相器830接著反轉選擇信號ZSEL的電壓以得到反字線WLB的電壓，而第二反相器840接著反轉反字線WLB的電壓以得到字線WL的電壓。相對的，當三個輸入信號XPA、XPB、XPC的電壓是邏輯低電位，字線控制電路800是非啟動模式，NAND門802可產生邏輯高電壓作為選擇信號。選擇信號的邏輯高電位接著關閉PMOS電晶體808，使第一節點Notld的電壓浮動。反相選擇信號的邏輯低電位接著關閉NMOS電晶體806，使第二節點Nqm的電壓浮動。反字線WLB的電壓接著被拉升至邏輯高電壓，而字線WL的電壓接著被下拉至邏輯低電壓。內存電路包括512個字線控制電路800，而至少一個字線控制電路800包括4個字線驅動器810。因此，內存電路包括2048個字線。當一個目標字線被選取時，僅有對應於目標字線的字線控制電路800進入啟動模式，所有511個其他的字線控制電路800都在非啟動模式。由於字線控制電路操作於啟動模式時有漏電流，512個字線控制電路中只有一個選取的字線控制電路處於啟動模式，因此存儲電路的漏電流被減少為1/512，以改進存儲電路的效能。圖8為依據本發明的字線控制電路被選取及未被選取的電壓的示意圖。假設有兩個字線控制電路A與B。字線控制電路B的字線被選取了。被選取的字線控制電路B的NMOS電晶體806的柵級電壓被拉升至邏輯高電位，而被選取的字線控制電路B的PMOS電晶體808的柵級電壓被下拉至邏輯低電位，以使被選取的字線控制電路B進入啟動模式。字線控制電路A並無任何字線被選取。未被選取的字線控制電路A的NMOS電晶體806的柵級電壓被下拉至邏輯低電位，而未被選取的字線控制電路A的PMOS電晶體808的柵級電壓被上拉至邏輯高電位，以使被選取的字線控制電路B進入未啟動模式。本領域中技術人員應能理解，在不脫離本發明的精神和範圍的情況下，可對本發
明做許多更動與改變。因此，上述本發明的範圍具體應以後附的權利要求界定的範圍為準。
權利要求
1.一種存儲電路，包括 第一 PMOS電晶體，耦接於第一電壓端與第一節點之間； 第二 PMOS電晶體，耦接於所述第一電壓端與第二節點之間； 第一 NMOS電晶體，耦接於第三節點與第二電壓端之間； 第二 NMOS電晶體，耦接於第四節點與所述第二電壓端之間；以及存儲單元陣列，包括多個存儲單元，其中所述多個存儲單元中的至少一個包含第一反相器及第二反相器，其中所述第一反相器的正電源端耦接至所述第一節點，所述第一反相器的負電源端耦接至所述第三節點，所述第二反相器的正電源端耦接至所述第二節點，且所述第二反相器的負電源端耦接至所述第四節點。
2.如權利要求I所述的存儲電路，其特徵在於，所述第一反相器包括 第三PMOS電晶體，具有源極耦接至所述第一節點；以及 第三NMOS電晶體，具有源極耦接至所述第三節點，柵極耦接至所述第三PMOS電晶體的柵極，以及漏極耦接至所述第三PMOS電晶體的漏極； 且所述第二反相器包括 第四PMOS電晶體，具有源極耦接至所述第二節點，柵極耦接至所述第三PMOS電晶體的漏極，以及漏極耦接至所述第三PMOS電晶體的柵極；以及 第四NMOS電晶體，具有源極耦接至所述第四節點，柵極耦接至所述第四PMOS電晶體的柵極，以及漏極耦接至所述第四PMOS電晶體的漏極。
3.如權利要求I所述的存儲電路，其特徵在於，所述存儲單元更包括 第一傳輸柵電晶體，耦接於位線以及所述第一反相器的輸出端之間，具有柵極耦接至字線；以及 第二傳輸柵電晶體，耦接於反向位線以及所述第二反相器的輸出端之間，具有柵極耦接至所述字線。
4.如權利要求I所述的存儲電路，其特徵在於，所述存儲電路更包括可控制所述第一PMOS電晶體、所述第二 PMOS電晶體、所述第一 NMOS電晶體、以及所述第二 NMOS電晶體的柵極電壓的控制電路，當所述存儲電路於節能模式運作時，所述控制電路控制所述多個柵極電壓以啟動所述第一 PMOS電晶體、關閉所述第二 PMOS電晶體、關閉所述第一 NMOS電晶體、並啟動所述第二 NMOS電晶體，以將所述第一反相器的輸出電壓提升至邏輯高電壓，並將所述第二反相器的輸出電壓下拉至邏輯低電壓。
5.如權利要求4所述的存儲電路，其特徵在於，當所述存儲電路於啟動模式運作時，所述控制電路控制所述第一 PMOS電晶體、所述第二 PMOS電晶體、所述第一 NMOS電晶體、以及所述第二 NMOS電晶體的所述多個柵極電壓以啟動所述第一 PMOS電晶體、啟動所述第二PMOS電晶體、啟動所述第一 NMOS電晶體、並啟動所述第二 NMOS電晶體，以使所述存儲單元儲存數據。
6.如權利要求4所述的存儲電路，其特徵在於，當所述存儲電路於睡眠模式運作時，所述控制電路控制所述第一 PMOS電晶體、所述第二 PMOS電晶體、所述第一 NMOS電晶體、以及所述第二 NMOS電晶體的所述多個柵極電壓至所述第一 PMOS電晶體、所述第二 PMOS電晶體、所述第一 NMOS電晶體、以及所述第二 NMOS電晶體的閾值電壓，以使所述存儲單元以較少的功率消耗保存所儲存的數據。
7.如權利要求6所述的存儲電路，其特徵在於，所述控制電路包括 第一控制邏輯，依據反相節能信號以及睡眠信號控制所述第一 PMOS電晶體的柵極電壓； 第二控制邏輯，依據所述反相節能信號以及所述睡眠信號控制所述第二 PMOS電晶體的柵極電壓； 第三控制邏輯，依據節能信號以及反相睡眠信號控制所述第一 NMO S電晶體的柵極電壓；以及 第四控制邏輯，依據所述節能信號以及所述反相睡眠信號控制所述第二 NMOS電晶體的柵極電壓； 其中所述反相節能信號是通過反轉所述節能信號而得，所述節能信號表示是否所述存儲電路於所述節能模式中操作，而所述反相睡眠信號是通過反轉所述睡眠信號而得，所述睡眠信號表示是否所述存儲電路於所述睡眠模式中操作。
8.一存儲電路，包括 第一 PMOS電晶體，耦接於第五節點與第一節點之間； 第二 PMOS電晶體，耦接於所述第五節點與第二節點之間； 第三PMOS電晶體，耦接於第一電壓端及所述第五節點之間，具有柵極耦接至所述第五節點； 第四PMOS電晶體，耦接於所述第一電壓端與所述第五節點之間； 第一 NMOS電晶體，耦接於第三節點與第六節點之間； 第二 NMOS電晶體，耦接於第四節點與所述第六節點之間； 第三NMOS電晶體，耦接於所述第六節點與第二電壓端之間，具有柵極耦接至所述第六節點； 第四NMOS電晶體，耦接於所述第六節點與所述第二電壓端之間；以及存儲單元陣列，包括多個存儲單元，其中所述多個存儲單元中的至少一個包括第一反相器及第二反相器，其中所述第一反相器的正電源端耦接至所述第一節點，所述第一反相器的負電源端耦接至所述第三節點，所述第二反相器的正電源端耦接至所述第二節點，而所述第二反相器的負電源端耦接至所述第四節點。
9.如權利要求8所述的存儲電路，其特徵在於，所述第一反相器包括 第五PMOS電晶體，具有源極耦接至所述第一節點； 第五NMO S電晶體，具有源極耦接至所述第三節點，柵極耦接至所述第五PMOS電晶體的柵極，以及漏極耦接至所述第五PMOS電晶體的漏極； 且所述第二反相器包括 第六PMOS電晶體，具有源極耦接至所述第二節點，柵極耦接至所述第五PMOS電晶體的漏極，以及漏極耦接至所述第五PMOS電晶體的柵極； 第六NMOS電晶體，具有源極耦接至所述第四節點，柵極耦接至所述第六PMOS電晶體的柵極，以及漏極耦接至所述第六PMOS電晶體的漏極。
10.如權利要求8所述的存儲電路，其特徵在於，所述存儲電路更包括可控制所述第一PMOS電晶體、所述第二 PMOS電晶體、所述第四PMOS電晶體、所述第一 NMOS電晶體、所述第二NMOS電晶體、以及所述第四NMOS電晶體的柵極電壓的控制電路，當所述存儲電路於節能模式運作時，所述控制電路產生邏輯低電壓於所述第一 PMOS電晶體、所述第四PMOS電晶體、以及所述第一 NMOS電晶體的柵極，並產生邏輯高電壓於所述第二 PMOS電晶體、所述第二NMOS電晶體、以及所述第四NMOS電晶體的柵極，以將所述第一反相器的輸出電壓提升至所述邏輯高電壓，並將所述第二反相器的輸出電壓下拉至所述邏輯低電壓。
11.如權利要求10所述的存儲電路，其特徵在於，當所述存儲電路於啟動模式運作時，所述控制電路產生邏輯低電壓於所述第一 PMOS電晶體、所述第二 PMOS電晶體、以及所述第四PMOS電晶體的柵極以開啟所述第一 PMOS電晶體、所述第二 PMOS電晶體、以及所述第四PMOS電晶體；並產生邏輯高電壓於所述第一 NMOS電晶體、所述第二 NMOS電晶體、以及所述第四NMOS電晶體的柵極以開啟所述第一 NMOS電晶體、所述第二 NMOS電晶體、以及所述第四NMOS電晶體，以使所述存儲單元儲存數據。
12.如權利要求10所述的存儲電路，其特徵在於，當所述存儲電路於睡眠模式運作時，所述控制電路產生邏輯低電壓於所述第一 PMOS電晶體、所述第二 PMOS電晶體、以及所述第 四NMOS電晶體的柵極，並產生邏輯高電壓於所述第一 NMOS電晶體、所述第二 NMOS電晶體、以及所述第四PMOS電晶體的柵極，以使所述存儲單元以較少的功率消耗保存所儲存的數據。
13.一種存儲電路，包括 第一 PMOS電晶體，耦接於第一電壓端以及第一節點之間； 第二 PMOS電晶體，耦接於所述第一電壓端與第二節點之間； 第三PMOS電晶體，耦接於所述第一電壓端與第五節點之間； 第四PMOS電晶體，耦接於所述第一節點與所述第五節點之間，具有柵極耦接至所述第一節點； 第五PMOS電晶體，耦接於所述第二節點與所述第五節點之間，具有柵極耦接至所述第二節點； 第一 NMOS電晶體，耦接於第三節點與第二電壓端之間； 第二 NMOS電晶體，耦接於第四節點與所述第二電壓端之間； 第三NMOS電晶體，耦接於第六節點與所述第二電壓端之間； 第四NMOS電晶體，耦接於所述第六節點與所述第三節點之間，具有柵極耦接至所述第三節點； 第五NMOS電晶體，耦接於所述第六節點與所述第四節點之間，具有柵極耦接至所述第四節點；以及 存儲單元陣列，包括多個存儲單元，其中所述多個存儲單元中的至少一個包括第一反相器及第二反相器，其中所述第一反相器的正電源端耦接至所述第一節點，所述第一反相器的負電源端耦接至所述第三節點，所述第二反相器的正電源端耦接至所述第二節點，而所述第二反相器的負電源端耦接至所述第四節點。
14.如權利要求13所述的存儲電路，其特徵在於，所述存儲電路更包括可控制所述第一 PMOS電晶體、所述第二 PMOS電晶體、所述第三PMOS電晶體、所述第一 NMOS電晶體、所述第二 NMOS電晶體、以及所述第三NMOS電晶體的柵極電壓的控制電路，當所述存儲電路於節能模式運作時，所述控制電路產生邏輯低電壓於所述第一PMOS電晶體、所述第一NMOS電晶體、以及所述第三NMOS電晶體的柵極，並產生邏輯高電壓於所述第二 PMOS電晶體、所述第三PMOS電晶體、以及所述第二 NMOS電晶體的柵極，以將所述第一反相器的一輸出電壓提升至所述邏輯高電壓，並將所述第二反相器的輸出電壓下拉至所述邏輯低電壓。
15.如權利要求14所述的存儲電路，其特徵在於，當所述存儲電路於啟動模式運作時，所述控制電路產生邏輯低電壓於所述第一 PMOS電晶體、所述第二 PMOS電晶體、以及所述第三NMOS電晶體的柵極以開啟第一 PMOS電晶體與所述第二 PMOS電晶體，並產生邏輯高電壓於所述第一 NMOS電晶體、所述第二 NMOS電晶體、以及所述第三PMOS電晶體的柵極以開啟所述第一 NMOS電晶體與所述第二 NMOS電晶體，以使所述存儲單元儲存數據。
16.如權利要求14所述的存儲電路，其特徵在於，當所述存儲電路於睡眠模式運作時，所述控制電路產生邏輯高電壓於所述第一 PMOS電晶體、所述第二 PMOS電晶體、以及所述第三NMOS電晶體的柵極，並產生邏輯低電壓於所述第一 NMOS電晶體、所述第二 NMOS電晶體、以及所述第三PMOS電晶體的柵極，以使所述存儲單元以較少的功率消耗保存所儲存的數 據。
17.一種字線控制電路，包括 第一 PMOS電晶體，耦接於第一電壓端與第一節點之間，具有柵極耦接至第一選擇信號; 第一匪OS電晶體，耦接於第二節點與第二電壓端之間，具有柵極耦接至反相第一選擇信號，其中所述反相第一選擇信號是通過反轉所述第一選擇信號而得；以及 多個字線驅動器，所述多個字線驅動器至少其中之一包括第一反相器及第二反相器，其中所述第一反相器的正電源端耦接至所述第一電壓端，所述第一反相器的負電源端耦接至所述第二節點，所述第二反相器的正電源端耦接至所述第一節點，而所述第二反相器的負電源端耦接至所述第二電壓端。
18.如權利要求17所述的字線控制電路，其特徵在於，所述第一反相器包括 第二 PMOS電晶體，具有源極耦接至所述第一電壓端，柵極耦接至第二選擇信號，以及漏極耦接至反字線； 第二 NMOS電晶體，具有源極耦接至所述第二節點，柵極耦接至所述第二選擇信號，以及漏極耦接至所述反字線； 且所述第二反相器包括 第三PMOS電晶體，具有源極耦接至所述第一節點，柵極耦接至所述反字線，以及漏極耦接至所述字線； 第三NMOS電晶體，具有源極耦接至所述第二電壓端，柵極耦接至所述反字線，以及漏極耦接至所述字線； 且所述字線驅動器更包括 第四PMOS電晶體，具有源極耦接至所述第一電壓端，柵極耦接至所述字線，以及漏極耦接至所述反字線。
19.如權利要求17所述的字線控制電路，其特徵在於，當所述字線控制電路於節能模式下運作，所述第一選擇信號具邏輯高電壓以關閉所述第一 PMOS電晶體與所述第一 NMOS電晶體，以將所述第一反相器的輸出電壓提升至所述邏輯高電壓，並將所述第二反相器的輸出電壓下拉至所述邏輯低電壓。
20.如權利要求17所述的字線控制電路，其特徵在於，當所述字線控制電路於啟動模式下運作，所 述第一選擇信號具邏輯低電壓以啟動所述第一 PMOS電晶體與所述第一 NMOS電晶體。
全文摘要
本發明提供一種存儲電路與字線控制電路，其中存儲電路包括第一PMOS電晶體、第二PMOS電晶體、第一NMOS電晶體、第二NMOS電晶體、以及存儲單元陣列。第一PMOS電晶體耦接於第一電壓端與第一節點之間。第二PMOS電晶體耦接於第一電壓端與第二節點之間。第一NMOS電晶體耦接於第三節點與第二電壓端之間。第二NMOS電晶體耦接於第四節點與第二電壓端之間。存儲單元陣列包括多個存儲單元，其中存儲單元至少一個包含第一反相器及第二反相器，其中第一反相器的正電源端耦接至第一節點，第一反相器的負電源端耦接至第三節點，第二反相器的正電源端耦接至第二節點，且第二反相器的負電源端耦接至第四節點。本發明於節能模式切換至啟動模式時的充電耗能及甦醒時間可有效地被減低。
文檔編號G11C7/12GK102867534SQ201210228950
公開日2013年1月9日 申請日期2012年7月3日 優先權日2011年7月6日
發明者黃世煌 申請人:聯發科技股份有限公司