一種中頻寬帶數字峰值檢測電路的製作方法
2023-10-10 00:17:24 2
一種中頻寬帶數字峰值檢測電路的製作方法
【專利摘要】本實用新型公開了一種中頻寬帶數字峰值檢測電路，包括將輸入信號抬高到高速比較器的工作範圍內的信號調理電路；用於比較經過信號調理電路後的輸入信號與DAC產生的掃描電壓的大小的高速比較器；控制DAC產生按照二分搜索逐次比較的方式逼近輸入信號峰值的掃描電壓的數字控制單元；用於產生掃描電壓的DAC。其中，高速比較器的反相輸入端連接的是從信號調理電路出來的信號，高速比較器的同相輸入端連接的是DAC產生的掃描電壓。本實用新型解決了以往的峰值檢測器在檢測過程中，速度較慢，檢測精度不高、結構複雜或者是成本高的問題，能較好的應用於中頻寬帶的電路設計中。
【專利說明】一種中頻寬帶數字峰值檢測電路
【技術領域】
[0001]本實用新型涉及一種信息技術與通信的信號檢測，特別是一種中頻寬帶數字峰值檢測電路。
【背景技術】
[0002]峰值檢測電路廣泛應用於信息技術與通信、模擬信號處理等領域的信號檢測。目前，峰值檢測分為硬體(模擬)峰值檢測和數字峰值檢測。模擬峰值檢測器是一個專門的硬體電路，主要由採樣保持電路和電壓比較電路組成。最簡單的模擬峰值檢測電路是由二極體和電容組成的充放電電路，以電容上電壓的形式存儲信號峰值，它的缺點是速度較慢，可使用頻段較窄，電容的放電過程對採樣精度的影響較大。數字峰值檢測器主要由ADC構成，ADC將以儘可能高的採樣速率連續對信號進行採樣，直到得到信號峰值，它的缺點是信號頻率越高，對ADC的採樣速度要求越高，相應的成本也越高。模擬峰值檢測器與數字峰值檢測器(圍繞ADC構成)的缺點，使得它們均不適用於中頻寬帶的電路設計中。
[0003]因此，提供一種結構簡單、響應時間快、檢測範圍大、精度高的應用於中頻寬帶電路設計的數字峰值檢測電路，是該領域技術人員需著手解決的問題之一。
【發明內容】
[0004]本實用新型所要解決的技術問題是，針對現有技術不足，提供一種中頻寬帶數字峰值檢測電路，解決以往的峰值檢測器在檢測過程中，速度較慢，檢測精度不高、結構複雜、成本高的問題。
[0005]為解決上述技術問題，本實用新型所採用的技術方案是:一種中頻寬帶數字峰值檢測電路，包括依次連接的信號調理電路、比較器、數字控制單元，所述數字控制單元通過數模轉換晶片接入所述比較器的輸入端。
[0006]所述數字控制單元採用FPGA ;所述FPGA的數據輸出埠、時鐘信號埠、使能信號埠分別與所述數模轉換晶片的數據輸入埠、時鐘信號埠、使能信號埠連接；所述比較器的輸出脈衝信號接入所述FPGA的數據輸入埠。
[0007]所述比較器的反相輸入端與所述信號調理電路輸出埠連接；所述比較器的同向輸入端接收所述數模轉換晶片產生的掃描電壓。
[0008]與現有技術相比，本實用新型所具有的有益效果為:本實用新型通過比較器將輸入信號經過信號調理電路調理後的信號直接與由數字控制單元控制DAC產生的掃描電壓進行比較，既沒有二極體和電容組成的影響檢測效率及工作頻段的充放電電路，也沒有價格昂貴的ADC晶片對輸入信號進行高速採樣的環節，這使得數字峰值檢測電路可以較好的、較低成本的工作在中頻寬帶電路設計中；本實用新型解決了以往的峰值檢測器在檢測過程中，速度較慢，檢測精度不高、結構複雜、成本高的問題。
【專利附圖】
【附圖說明】
[0009]圖1為本實用新型結構示意圖；
[0010]圖2為本實用新型一實施例結構示意圖；
【具體實施方式】
[0011]如圖1所示，本實用新型一實施例包括依次連接的信號調理電路、比較器、數字控制單元，所述數字控制單元通過數模轉換晶片接入所述比較器的輸入端。
[0012]如圖2所示，本實用新型實施例由依次連接的超寬帶電流反饋運算放大器Ul (帶寬大於100MHz)、高速比較器U2 (傳輸延遲時間大於10ns)、高速數模轉換晶片U3 (轉換時間大於IMHz )、FPGA及外圍電路組成；超寬帶電流反饋運算放大器Ul將輸入信號抬高到單電源供電的軌到軌高速比較器U2的工作範圍內；超寬帶電流反饋運算放大器Ul的輸出接至高速比較器U2的反相輸入端；FPGA產生DIN、SCLK、己信號給高速數模轉換晶片U3，高速數模轉換晶片U3產生的掃描電壓接至高速比較器U2的同相輸入端；高速比較器U2產生的脈衝信號輸出給FPGA，檢測得到的輸入信號峰值信息從FPGA輸出。
[0013]本實施例的C2、C3、C4、C5、C6、C7、C8、C9均為供電電源濾波電容，需儘量靠近晶片的電源引腳，其中C2、C4、C6、C8為1uF的鉭電容，C3、C5、C7、C9為1nF的貼片陶瓷電容。
[0014]本實施例的R1、R3、R4將輸入信號抬高2V，超寬帶電流反饋運算放大器Ul的放大倍數為R6、R7給高速比較器增加外部遲滯，R8是50 Ω的匹配電阻。
[0015]超寬帶電流反饋運算放大器Ul調理過後的信號接至高速比較器的反相輸入端，DAC U3產生的掃描電壓接至高速比較器的同相輸入端，當超寬帶電流反饋運算放大器Ul調理過後的信號比DAC產生的掃描電壓高時，高速比較器會產生一個脈衝信號，脈衝寬度為調理過後的信號比此掃描電壓高的時間段。
[0016]高速比較器U2的同相輸入端連接一個較小的反饋，增加高速比較器U2的閾值區域，給高速比較器U2增加外部遲滯，方便脈衝信號的檢測以及降低對噪聲的敏感度。
[0017]FPGA接收到高速比較器U2產生的脈衝信號後，便會控制DAC U3產生一個變化量是上次變化量的一半的掃描電壓，掃描電壓是增加還是減小由上周期是否產生脈衝信號來決定，有脈衝信號時掃描電壓增加，沒有脈衝信號時掃描電壓減小。
[0018]DAC產生的掃描電壓的保持時間需大於輸入信號的周期時間，以保證輸入信號一周期內的所有電壓值都參與此次掃描電壓的比較。
[0019]本實用新型的工作原理為:輸入信號Sin被超寬帶電流反饋運算放大器Ul抬高2V，使其幅值處在高速比較器U2的工作範圍內；將抬高后的輸入信號與高速數模轉換晶片U3輸出的掃描信號進行比較，當抬高后的輸入信號的峰值比高速數模轉換晶片U3輸出的掃描電壓高時，高速比較器U2產生一個脈衝信號，FPGA接收到此脈衝信號後，便會控制高速數模轉換晶片U3產生一個變化量是上次變化量的一半的掃描電壓，掃描電壓是增加還是減小由上周期是否產生脈衝信號來決定，有脈衝信號時(不管此周期內有多少個脈衝信號)下一次的掃描電壓為當前掃描電壓加上此次變化量一半的值，沒有脈衝信號時下一次的掃描電壓為當前掃描電壓減去此次變化量一半的值；高速數模轉換晶片U3產生的掃描電壓的保持時間需大於輸入信號的周期時間，以保證輸入信號一周期內的所有電壓值都參與此次掃描電壓的比較。
【權利要求】
1.一種中頻寬帶數字峰值檢測電路，其特徵在於，包括依次連接的信號調理電路、比較器、數字控制單元，所述數字控制單元通過數模轉換晶片接入所述比較器的輸入端。
2.根據權利要求1所述的中頻寬帶數字峰值檢測電路，其特徵在於，所述數字控制單元採用FPGA ;所述FPGA的數據輸出埠、時鐘信號埠、使能信號埠分別與所述數模轉換晶片的數據輸入埠、時鐘信號埠、使能信號埠連接；所述比較器的輸出脈衝信號接入所述FPGA的數據輸入埠。
3.根據權利要求2所述的中頻寬帶數字峰值檢測電路，其特徵在於，所述比較器的反相輸入端與所述信號調理電路輸出埠連接；所述比較器的同向輸入端接收所述數模轉換晶片產生的掃描電壓。
【文檔編號】G01R19/04GK203858282SQ201320879495
【公開日】2014年10月1日 申請日期:2013年12月30日 優先權日:2013年12月30日
【發明者】唐立軍, 彭豔雲, 賀慧勇, 張春熹, 鄭隆浩 申請人:長沙理工大學