Ddr控制器埠命令傳輸的方法及系統的製作方法
2023-05-05 02:57:06 1
專利名稱：Ddr控制器埠命令傳輸的方法及系統的製作方法
技術領域：
本發明涉及計算機領域，尤其涉及一種DDR控制器埠命令傳輸的方法及系統。
背景技術：
基於AHB(Advanced High-performance Bus，高級高性能總線)總線的 DDR 為 (Double Data Rate SDRAM，雙倍速率同步動態隨機存儲器)控制器通常有多個AHB總線埠，每個埠都連接了一個AHB MASTER (高級高性能總線主設備)，當多個MASTER同時訪問DDR控制器時，DDR控制器需要恰當的處理這些MASTER的請求。DDR控制器高效的處理來自AHB MASTER的命令請求，能大大提高DDR控制器的工作效率。目前處理多個MASTER的命令請求，通常使用的是round robin (輪排)+埠優先級設置算法。以8個AHB埠為例，設置埠的優先級從埠 0到埠 7依次降低，該算法處理埠請求的方法如表1所示。其中有8個AHB埠，埠 0到埠 7分別連接了 8個 AHB MASTER, DDR控制器內有一個內部計數器，每次有一個埠獲得了 DDR控制器仲裁響應，則計數器加一，否則保持當前值不變。DDR控制器從埠 0開始，依次對各個埠進行仲裁，每輪可以獲得仲裁響應的埠編號和計數器當前值一致，若此輪仲裁中，可以獲得的仲裁埠有埠命令請求，則該埠獲得DDR控制仲裁，否則剩餘的優先級高並且有發出埠命令請求的埠獲得DDR控制仲裁。DDR控制命令仲裁以此循環往復的對各個埠的命令進行仲裁。此算法的一個缺陷就是，當計數器當前值對應的埠無命令請求時，總是由有請求的優先級最高的埠獲得仲裁，優先級低的有請求的埠無法獲得DDR控制器的仲裁， 這樣可能會造成優先級高的埠獲得DDR仲裁的機率遠遠高於優先級低的埠，從而降低 DDR控制器的仲裁效率。
權利要求
1.一種雙倍速率同步動態隨機存儲(DDR)控制器埠命令傳輸的方法，所述雙倍速率同步動態隨機存儲器控制器包括多個埠，多個高級高性能總線主設備分別連接於所述多個埠中的一個埠，其特徵在於，包括A、預設每個所述高級高性能總線主設備連接的所述雙倍速率同步動態隨機存儲器控制器的埠獲得所述雙倍速率同步動態隨機存儲器控制器仲裁的仲裁率上限值及下限值；B、所述雙倍速率同步動態隨機存儲器控制器對所述多個埠進行輪排仲裁，獲取當前每個所述埠的仲裁率；C、根據所述預設的仲裁率上限值及下限值，以及獲取的當前每個所述埠的仲裁率， 控制所述多個高級高性能總線主設備通過所述多個埠與所述雙倍速率同步動態隨機存儲器控制器之間的命令傳輸。
2.根據權利要求1所述的方法，其特徵在於，所述步驟C包括Cl、對所述多個高級高性能總線主設備連接的所述雙倍速率同步動態隨機存儲器控制器的埠進行輪排仲裁；C2、判斷輪排到的所述雙倍速率同步動態隨機存儲器控制器的埠是否有命令請求， 若有則執行步驟C3 ；若無則執行步驟C4 ；C3、判定輪排到的所述雙倍速率同步動態隨機存儲器控制器的埠當前的仲裁率是否高於該埠仲裁率的上限值；若高於該埠仲裁率上限值，則所述雙倍速率同步動態隨機存儲器控制器移向下一個有命令請求且優先權最高的埠進行其仲裁率是否高於該埠仲裁率上限值的判定，直到遇到判定仲裁率低於其仲裁率上限值且有命令請求的埠，所述雙倍速率同步動態隨機存儲器控制器對該埠進行仲裁；若低於或等於該埠仲裁率的上限值，則該埠獲得所述雙倍速率同步動態隨機存儲器控制器的仲裁；C4、判斷沒有輪排到的所述雙倍速率同步動態隨機存儲器控制器的埠中，是否有有命令請求且仲裁率低於其仲裁率下限值的埠；若有則將這些仲裁率低於其仲裁率下限值的埠進行優先級排序，其中優先級最高的埠獲得所述雙倍速率同步動態隨機存儲器控制器的仲裁；若無則所述雙倍速率同步動態隨機存儲器控制器的仲裁移向其他剩餘的有命令請求且優先級最高的埠，判斷該埠仲裁率是否高於其仲裁率上限值；若該埠仲裁率高於其仲裁率上限值，則所述雙倍速率同步動態隨機存儲器控制器移向下一個所述其他剩餘的有命令請求且優先級最高的埠進行仲裁，直到移向仲裁率低於仲裁率上限值的埠，該埠獲得所述雙倍速率同步動態隨機存儲器控制器的仲裁；若該埠仲裁率低於其仲裁率上限值，則該埠獲得所述雙倍速率同步動態隨機存儲器控制器的仲裁。
3.根據權利要求2所述的方法，其特徵在於，所述仲裁率的上限值及下限值均在0% 100%之間；和/或每個所述雙倍速率同步動態隨機存儲器控制器的埠均有編號，多個所述雙倍速率同步動態隨機存儲器控制器的埠從埠編號小的埠開始優先級依次減小。
4.根據權利要求3所述的方法，其特徵在於，所述雙倍速率同步動態隨機存儲器控制器包括第一仲裁計數器；在所述步驟Cl中，所述多個高級高性能總線主設備連接的所述雙倍速率同步動態隨機存儲器控制器的埠進行輪排仲裁的過程中，每輪被輪排到的埠的編號與所述第一仲裁計數器的計數值一致；在所述步驟C3中，當被輪排到的所述雙倍速率同步動態隨機存儲器控制器的埠的仲裁率低於其仲裁率上限值，獲得所述雙倍速率同步動態隨機存儲器控制器的仲裁後，所述雙倍速率同步動態隨機存儲器控制器的第一仲裁計數器值加一；若沒有遇到判定仲裁率低於其仲裁率上限值且有命令請求的埠，則該輪所述雙倍速率同步動態隨機存儲器控制器的第一仲裁計數器值均保持不變；在所述步驟C4中，所述雙倍速率同步動態隨機存儲器控制器的第一仲裁計數器值保持不變。
5.根據權利要求1所述的方法，其特徵在於，所述雙倍速率同步動態隨機存儲器控制器的仲裁包括仲裁總循環周期與刷新周期，並且所述仲裁總循環周期值是所述刷新周期值的整數倍；每隔一個刷新周期則刷新一次所述每個埠仲裁率；所述雙倍速率同步動態隨機存儲器控制器包括第一寄存器和第二積存器，以及多個第二仲裁計數器；所述第一寄存器和第二積存器分別存儲所述仲裁總循環周期值與刷新周期值；每個所述第二仲裁計數器在每個刷新周期內對所述每個埠的仲裁進行計數，並統計所述每個埠的仲裁率。
6.根據權利要求1所述的方法，其特徵在於，所述雙倍速率同步動態隨機存儲器控制器的每個埠分別對應於一個第三寄存器和一個第四寄存器；所述第三寄存器存儲所述每個埠的仲裁率上限值，所述第四寄存器存儲所述每個埠的仲裁率下限值。
7.一種用於權利要求1 6任意一項所述的雙倍速率同步動態隨機存儲(DDR)控制器埠命令傳輸的方法的系統，所述雙倍速率同步動態隨機存儲器控制器包括多個埠，多個高級高性能總線主設備分別連接於所述多個埠中的一個埠，其特徵在於，包括預設模塊，預設每個所述高級高性能總線主設備連接的所述雙倍速率同步動態隨機存儲器控制器的埠獲得所述雙倍速率同步動態隨機存儲器控制器仲裁的仲裁率上限值及下限值；仲裁率獲取模塊，在所述雙倍速率同步動態隨機存儲器控制器對所述多個埠進行輪排仲裁後，獲取當前每個所述埠的仲裁率；訪問控制模塊，根據所述預設模塊預設的仲裁率上限值及下限值，以及所述仲裁率獲取模塊獲取的當前每個所述埠的仲裁率，控制所述多個高級高性能總線主設備通過所述多個埠與所述雙倍速率同步動態隨機存儲器控制器之間的命令傳輸。
8.根據權利要求7所述的系統，其特徵在於，所述預設模塊包括預設子模塊，用於分別設置多個第三寄存器中對應的所述每個埠的仲裁率上限值和多個第四寄存器中對應的所述每個埠的仲裁率下限值；多個第三寄存器，設置於所述雙倍速率同步動態隨機存儲器控制器內，用於存儲所述每個埠的仲裁率上限值；多個第四寄存器，設置於所述雙倍速率同步動態隨機存儲器控制器內，用於存儲所述每個埠的仲裁率下限值。
9.根據權利要求7所述的系統，其特徵在於，所述仲裁率獲取模塊包括周期設置子模塊，用於設置第一寄存器中的仲裁總循環周期值和第二積存器中的刷新周期值；第一寄存器，設置於所述雙倍速率同步動態隨機存儲器控制器內，用於存儲所述雙倍速率同步動態隨機存儲器控制器仲裁總循環周期值；第二積存器，設置於所述雙倍速率同步動態隨機存儲器控制器內，用於存儲所述雙倍速率同步動態隨機存儲器控制器刷新周期值；第一仲裁計數器，設置於所述雙倍速率同步動態隨機存儲器控制器內，統計多個所述埠獲得所述雙倍速率同步動態隨機存儲器控制器仲裁響應的次數；多個第二仲裁計數器，設置於所述雙倍速率同步動態隨機存儲器控制器內，用於分別在每個刷新周期內對所述每個埠的仲裁進行計數，並計算每個刷新周期內所述每個埠的仲裁率。
10.根據權利要求9所述的系統，其特徵在於，每隔一個刷新周期則刷新一次所述每個埠仲裁率；和/或所述仲裁率的上限值及下限值均在0% 100%之間。
全文摘要
本發明公開了一種雙倍速率同步動態隨機存儲器(DDR)控制器埠命令傳輸的方法及系統，方法包括A、預設每個高級高性能總線主設備連接的雙倍速率同步動態隨機存儲器控制器的埠獲得雙倍速率同步動態隨機存儲器控制器仲裁的仲裁率上限值及下限值；B、雙倍速率同步動態隨機存儲器控制器對多個埠進行輪排仲裁，獲取當前每個埠的仲裁率；C、根據預設的仲裁率上限值及下限值，以及獲取的當前每個埠的仲裁率，控制多個高級高性能總線主設備通過多個埠與雙倍速率同步動態隨機存儲器控制器之間的命令傳輸。藉此，本發明提高了雙倍速率同步動態隨機存儲器控制器埠仲裁的效能及其工作性能，優化雙倍速率同步動態隨機存儲器控制器埠命令傳輸。
文檔編號G06F13/18GK102279821SQ201110219419
公開日2011年12月14日 申請日期2011年8月2日 優先權日2011年8月2日
發明者張耀輝, 朱從義, 田勁 申請人:記憶科技(深圳)有限公司