低功率的鎖相感測放大器及將信號鎖相感測放大的方法
2023-12-01 09:38:26 2
專利名稱：低功率的鎖相感測放大器及將信號鎖相感測放大的方法
技術領域：
本發明是有關於一種低功率的鎖相感測放大器(latch senseamplifier)，且特別是有關於一種使用於存儲元件中的低功率的位元線鎖相感測放大器。
非揮發性半導體存儲元件中是包括一存儲細胞陣列(memory cellarray)，此存儲細胞陣列是由多個存儲細胞以陣列排列的方式所組成。各個存儲細胞是用以儲存0或1的數據。每個存儲細胞是可為一顆金屬氧化半導體(Metal-Oxide Semiconductor，MOS)電晶體，在製造過程中視其所儲存的數據面給予不同的臨界電壓Vt。位元線用以選擇出某一行的存儲細胞，而字元線則是用以選擇其中一列的存儲細胞，然後再經由選擇線的控制來決定是否讀取所選擇的存儲細胞，並藉由位元線將此存儲細胞所對應的電流信號傳送至一感測放大器(sense amplifier)中，以將此電流信號轉成電壓信號輸出。
對於大存儲容量的非揮發性半導體存儲元件而言，其存儲細胞陣列中所包含的存儲細胞的個數是相當可觀的。相對的，其所需要的感測放大器的數量亦是數以千計。在這麼多的感測放大器同時操作的情形之下，其所消耗的能量是相當可觀的。因此，如何減少感測放大器的能量消耗乃是目前廠商所致力研究的課題之一。
根據本發明的目的，本發明提供一種低功率的鎖相感測放大器，用以與一存儲單元陣列的一位元線電性連接，包括一源級隨耦感測放大器，用以檢測該位元線的電流，包括一定電流源與一受偏壓的金屬氧化半導體，其中，該定電流源與該金屬氧化半導體是耦合至一第一節點，該源級隨耦感測放大器是自該第一節點輸出一感測信號；以及一主動栓鎖寄存器，包括一第一時鐘信號同步反相器，該第一時鐘信號同步反相器是包括一第一反相器與一第一開關，該第一反相器是對該感測信號反應，以輸出一第一反相器輸出信號，該第一開關是由一第一控制信號所控制，其中，該第一反相器輸出信號是對應至當該第一控制信號為致能、該第一開關為導通時的該感測信號的值，而該鎖相感測放大器是以該第一反相器輸出信號作為輸出。
所述的主動栓鎖寄存器還可包括一第二時鐘信號同步反相器，該第二時鐘信號同步反相器是包括一第二反相器與一第二開關，該第二反相器是對該第一反相器輸出信號反應，該第二開關是由一第二控制信號所控制，當該第二控制信號為致能、該第二開關導通時，該第二時鐘同步反相器的輸出是正向反饋至該第一時鐘信號同步反相器的輸入端，其中，該第一控制信號是比該第二控制信號提前一個時間間隔的時間致能。
所述的第二反相器與該第二開關可為串聯，當該第二開關導通時，該第二反相器方可動作。
所述的第二反相器可為一互補金屬氧化半導體反相器。
所述的主動栓鎖寄存器還可包括一寄存器，用以儲存該第一反相器輸出信號。
所述的定電流源可為一受偏壓的P型金屬氧化半導體。
所述的受偏壓的金屬氧化半導體可為N型的金屬氧化半導體。
所述的鎖相感測放大器還可包括一穿透閘，該源級隨耦感測放大器是經由該穿透閘與該主動栓鎖寄存器電性連接。
所述的第一反相器與該第一開關可為串聯，當該第一開關導通時，該第一反相器方可動作。
所述的第一反相器可為一CMOS反相器。
本發明提供一種低功率的鎖相感測放大器，用以與一存儲單元陣列的一位元線電性連接，包括一源級隨耦感測放大器，包括一受偏壓的P型金屬氧化半導體與一受偏壓的N型金屬氧化半導體，其中，該P型金屬氧化半導體的漏極與該N型金屬氧化半導體的漏極是耦合至一第一節點，該源級隨耦感測放大器是自該第一節點輸出一感測信號，而該N型金屬氧化半導體的源極是與該位元線電性連接；一第一時鐘信號同步反相器，包括串聯的一第一反相器與一第一開關，該第一反相器是具有一第一反相器輸入端，自該第一反相器輸入端輸入的信號是對應呈該感測信號，該第一開關是由一第一控制信號所控制，該第一時鐘同步反相器是輸出一第一反相器輸出信號，該第一反相器輸出信號是對應至當該第一控制信號為致能、該第一開關為導通時的該感測信號之值；以及一第二時鐘信號同步反相器，包括串聯的一第二反相器與一第二開關，該第二反相器具有一第二反相器輸入端，用以接收該第一反相器輸出信號，該第二開關是由一第二控制信號所控制，當該第二控制信號是為致能、該第二開關為導通時，該第二時鐘同步反相器的輸出是正向反饋至該第一時鐘信號同步反相器的該第一反相器輸入端；其中，該第一控制信號是比該第二控制信號提前一個時間間隔的時間致能，該鎖相感測放大器是輸出該第一反相器輸出信號。
所述的鎖相感測放大器還可包括一穿透閘，該源級隨耦感測放大器是經由該穿透閘與該主動栓鎖寄存器電性連接。
本發明提供一種將信號鎖相感測放大的方法，用以對一存儲單元陣列的一位元線的輸出電流進行處理，包括檢測該位元線的電流，並藉由與一定電流源的一參考電流的大小比較的方式，於一第一節點得到一感測信號；以及於該感測信號接近邏輯位準時，產生一與該感測信號反相的一第一輸出信號，並於一時間間隔之後，產生與該第一輸出信號反相的一第二輸出信號，並將該第二輸出信號正向反饋至該第一節點，使該第一節點的電壓改變，進而改變該第一輸出信號的值並輸出該第一輸出信號。
本發明所提供的低功率的鎖相感測放大器可達到所需的MOS個數減少，降低能量消耗的目的。同時，因為位元線的電壓是鉗制於一固定電壓值，故可降低位元線的電壓振幅並增加存儲元件陣列的可靠度。
為讓本發明的上述目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下
圖2繪示乃於PMOS MP4與NMOS MN4皆導通的情況之下，信號VZ的電壓值與流經第一反相器的電流I的關係曲線圖；圖3繪示乃控制信號YL、YLB、YSBI與YSI的波形的一例；圖4繪示乃本發明的另一實施例的一種低功率的鎖相感測放大器的電路圖。
存儲細胞陣列102是由多個存儲細胞MP0以陣列排列的方式所組成。位元線BL用以選擇出某一行的存儲細胞MP0，而字元線WLI則是用以選擇其中一列的存儲細胞MP0，然後再經由選擇線SLI與SLJ的控制來決定是否讀取所選擇的存儲細胞MP0，並藉由位元線將此存儲細胞MP0所對應的電流信號輸出。
用以檢測位元線BL的電流的源級隨耦感測放大器104是包括一受偏壓的P型金屬氧化半導體(P type Metal-Oxide Semiconductor，PMOS)MP1與一受偏壓的N型金屬氧化半導體(N type Metal-Oxide Semiconductor，NMOS)MN1。其中，PMOS MP1的漏極(drain)與NMOS MN1的漏極是耦合至一第一節點N1。源級隨耦感測放大器104是自第一節點N1輸出一感測信號VX，而NMOS MN1的源極(Source)是與位元線SL電性連接以擷取位元線BL的電流。
第一時鐘信號同步反相器110是包括串聯的一第一反相器與一第一開關。當第一開關導通時，第一反相器方可動作。第一反相器是為互補金屬氧化半導體(CMOS)反相器，其是由PMOS MP3與NMOS MN3所組成。而第一開關則是由PMOS MP4與NMOS MN4所組成。第一反相器是具有一第一反相器輸入端N2，信號VZ是自第一反相器輸入端N2輸入，而信號VZ是與感測信號VX相關。第一開關是由一第一控制信號所栓制，第一控制信號包括控制信號YL與YLB。第一時鐘同步反相器110是輸出一第一反相器輸出信號VZB，而第一反相器輸出信號VZB是對應至當控制信號YL與YLB為致能(enable)、第一開關為導通(turned on)時的信號VZ之值。
第二時鐘信號同步反相器112是包括串聯的一第二反相器與一第二開關。當第二開關導通時，第二反相器方可動作。第二反相器是為CMOS反相器，其是由PMOS MP5與NMOS MN5所組成。而第二開關則是由PMOSMP6與NMOS MN6所組成。第二反相器具有一第二反相器輸入端N3，用以接收第一反相器輸出信號VZB。第二開關是由一第二控制信號所控制，第二控制信號包括控制信號YSBI與YSI。當控制信號YSBI與YS1是為致能、第二開關為導通時，第二時鐘同步反相器112的輸出是正向反饋(positivefeedback)至第一時鐘信號同步反相器110的第一反相器輸入端N2。
其中，低功率的鎖相感測放大器是將第一反相器輸出信號VZB輸出，而控制信號YL與YLB是比控制信號YSBI與YSI提前一個時間間隔(timeperiod)的時間轉為致能。感測信號VX是可經過一被選擇的穿透閘(selectedpass gate)106後，得到信號VZ以輸入主動栓鎖寄存器108的第一時鐘信號同步反相器110中。穿透閘106是由一PMOS MP2與一NMOS MN2所組成，其例如是由控制信號YSBI與YSI所控制。當控制信號YSBI與YSI為致能時，感測信號VX是通過穿透閘106以輸出信號VZ。
再者，為了達到節省電路的目的，一個主動栓鎖寄存器108亦可與多個穿透閘106電性連接。只要藉由使用轉為致能的時間點為不同的多個控制信號來控制這些穿透閘106，即可將多個不同的位元線BL所對應的存儲單元MP0中儲存的數據擷取出來。
另外，主動栓鎖寄存器108中更可包括一PMOS MP8，以避免第二時鐘信號同步反相器112的第二反相器輸入端N3有電路浮接(floating)的情形產生。低功率的鎖相感測放大器所輸出的第一反相器輸出信號VZB更可輸入至下級的穿透閘114以得到更穩定的輸出信號DL。其中，下級的穿透閘114是包括有PMOS MP7以及NMOS MN7。
本發明的鎖相感測放大器的電路操作原理是如下所述。
PMOS MP1的閘極(gate)與NMOS MN1的閘極是分別偏壓於一固定電壓VP與VN。受固定電壓VP偏壓的PMOS MP1將可視為一固定電流源，其是產生一固定的參考電流IMP1，而參考電流IMP1的大小將介於代表邏輯1的電流與代表邏輯0的電流之間。流經受固定電壓VN偏壓的NMOS MN1的電流IMN1的大小將與電壓VN與位元線BL的電壓的電壓差有關。當所讀取的存儲單元陣列102的存儲單元MP0為儲存1的數據時，存儲單元MP0將有電流流過，而使得位元線BL的電壓線幾乎為零。此時，電流IMN1將大於參考電流IMP1，而使得感測信號VX的電壓轉為低位準。相反地，當所讀取的存儲單元陣列102的存儲單元MP0為儲存0的數據時，存儲單元MP0將幾乎沒有電流流過，而使得位元線BL的電壓力高電壓。此時，電流IMN1將小於參考電流IMP1，而使得感測信號VX的電壓轉為高位準。另外，NMOSMN1亦會使得位元線BL的電壓鉗制於電位VN-VTN，VTN為NMOS MN1的臨界電壓(threshold voltage)。如此，將可有效地減少位元線BL的電壓振蕩(swing)，而可避免因為位元線BL的電壓變化過大而產生存儲單元陣列102的可靠性(reliability)降低的問題。
感測信號VX是經由穿透閘106傳送而得到信號VZ，信號VZ是輸入至由PMOS MP3與NMOS MN3所組成的第一反相器。當控制信號YL和YLB為致能時，PMOS MP4與NMOS MN4導通，而使得第一時鐘信號同步反相器110輸出與信號VZ反相的第一反相器輸出信號VZB。而第一反相器輸出信號VZB是將輸入至由PMOS MP5與NMOS MN6所組成的第二反相器。當控制信號YSBI和YSI為致能時，PMOS MP6與NMOS MN6導通，而使得第二時鐘信號同步反相器112將與第一反相器輸出信號VZB反相的信號正反饋至第一時鐘信號同步反相器110的第一反相器輸入端N2。
請參照圖2，其所繪示乃於PMOS MP4與NMOS MN4皆導通的情況之下，信號VZ的電壓值與流經第一反相器的電流I的關係曲線圖。由於由PMOSMP3與NMOS MN3組成的第一反相器是為CMOS反相器，所以，根據CMOS反相器的特性可知，當輸入至第一反相器的信號VZ的電壓為邏輯1位準Logic_1或邏輯0位準Logic_0時，流經第一反相器的電流較小，為電流Imin。而當輸入至第一反相器的信號VZ的電壓為中間位準M時，則流經第一反相器的電流較大，為電流Imax。當欲讀取存儲單元陣列102中的不同存儲單元MP0中所儲存的數據時，感測信號VX將可能產生不同位準的變化。因為流經存儲單元MP0的電流很小之故，所以感測信號VX的位準變化將會是緩慢進行的，而使得相對應的信號VZ的位準亦會成緩慢變化。當信號VZ的位準由CMOS的邏輯1位準Logic_1轉為CMOS的邏輯0位準Logic_0，或是由CMOS的邏輯0位準Logic_0轉為CMOS的邏輯1位準Logic_1時，將可能產生流經第一反相器的電流；為最大的電流Imax的情形(當信號VZ的電壓值等於M之時)。又因為信號VZ的位準變化緩慢，將使得電流I維持於大電流的狀態的期間很長。如此，將會使得第一反相器消耗大量的能量。
為了解決上述問題，本發明藉由調整第一開關的控制信號YL與YLB轉為致能的時間點來達成。只要讓控制信號YL與YLB於信號VZ變化至接近邏輯1位準Logic_1或邏輯0位準Logic_0時，例如是於信號VZ為高位準A或低位準B時，方轉為致能，而使由PMOS MP4與NMOS MN4組成的第一開關導通，以產生電流I，即可達到上述的減少電流大小以減少能源消耗的目的。也就是說，當信號VZ的電壓值由高位準A轉至低位準B，或是信號VZ的電壓值由低位準B轉至高位準A的這段期間內，第一開關是不導通的，所以第一反相器於此期間內亦不會有電流流過。而當第一開關導通時，信號VZ是已轉至高位準A或低位準B，而此時流過第一反相器的電流I的電流值大小將會是接近低電流Imin的電流值。只要調整好第一開關導通的時間，即可避免產生電流I的電流值過大的情形。如此，將可使得第一反相器的能量消耗減少。
請參照圖3，其所繪示乃控制信號YL、YLB、YSBI與YSI的波形的一例。為了避免信號VZ與第二時鐘信號同步反相器112將第一反相器輸出信號VZB反相輸出的信號同時產生位準變化，而使得第一反相器輸入端N2的位準產生衝突(fight)而不穩定的情形，第二時鐘信號同步反相器112是比第一時鐘信號同步反相器110晚一段時間間隔後被激發(activated)。請同時參考圖2及圖3，假設於時間點t1時，信號VZ開始有位準轉換。而於時間點12時，信號VZ已經到達接近於代表CMOS的邏輯1的邏輯1位準Logic_1附近，例如是信號VZ等於高位準A，此時，控制信號YL與YLB為致能，使得PMOS MP4與NMOS MN4導通而激發第一時鐘信號同步反相器110，第一時鐘信號同步反相器110則輸出第一反相器輸出信號VZB。之後，於時間點t3，控制信號YSBI與YSI為致能，使得PMOS MP6與NMOS MN6導通而激發第二時鐘信號同步反相器112，第二時鐘信號同步反相器112則將第一反相器輸出信號VZB反相後輸出至第一反相器輸入端N2。由於第二時鐘信號同步反相器112是較第一時鐘信號同步反相器110晚t3-t2的時間間隔被激發，故而可以避免上述的第一反相器輸入端N2的位準產生衝突而不穩定的情形發生。
再者，由於第二時鐘信號同步反相器112是將第一反相器輸出信號VZB正向反饋至第一反相器輸入端N2，所以，這種電路設計將更有助於加速信號VZ的位準達到邏輯1位準或邏輯0位準。請參考圖2，當信號VZ為高位準A時，藉由第二時鐘信號同步反相器112的正向反饋，可以將第一反相器輸入端N2的電壓加速上推至邏輯1位準Logic_1。同樣地，當信號VZ為低位準B時，藉由第二時鐘信號同步反相器112的正向反饋，可以將第一反相器輸入端N2的電壓加速下拉至邏輯0位準Logic_0。而當第一反相器輸入端N2的電壓到達邏輯1位準Logic_1或是邏輯0位準Logic_0時，流經第一時鐘信號同步反相器110的電流將會僅為電流Imin，而使得第一時鐘信號同步反相器110的能量消耗降至最低。因此，第一時鐘信號同步反相器110僅會在時間點t2至t3之間具有較高的電流與較高的能量消耗。因為時間點t2至t3之間的時間間隔很短，所以，整體而言，於被激發狀態下的第一時鐘信號同步反相器110的能量消耗是很少的。
藉由上述的(a)於信號VZ轉換至接近CMOS的邏輯1位準Logic_1或CMOS的邏輯0位準Logic_0時再將第一時鐘信號同步反相器110激發，以及(b)於第一時鐘信號同步反相器110激發後一段期間，再激發第二時鐘信號同步反相器112，可以使得第一時鐘信號同步反相器110的能量消耗大幅降低，而達到本發明的減少能量消耗的目的。
而且，本發明所使用的源極隨耦感測放大器104僅需兩個MOS即可達成，其所需的元件很少，使得整個鎖相感測放大器所需的元件個數很少。
請參照圖4，其所繪示乃本發明的另一實施例的一種低功率的鎖相感測放大器的電路圖。圖4鎖相感測放大器是為將
圖1的主動栓鎖寄存器108以主動栓鎖寄存器402替代而得。主動栓鎖寄存器402除了包括有第一時鐘信號同步反相器404之外，更包括一寄存器406。時鐘信號同步反相器404是用以將第一反相器輸出信號VZB鎖住，而寄存器406則是用以儲存第一反相器輸出信號VZB。與圖1的鎖相感測放大器相較，圖4的鎖相感測放大器源具有隻需一組控制信號，亦即是控制信號YL與YLB的優點。
權利要求
1.一種低功率的鎖相感測放大器，用以與一存儲單元陣列的一位元線電性連接，其特徵在於包括一源級隨耦感測放大器，用以檢測該位元線的電流，包括一定電流源與一受偏壓的金屬氧化半導體，其中，該定電流源與該金屬氧化半導體是耦合至一第一節點，該源級隨耦感測放大器是自該第一節點輸出一感測信號；以及一主動栓鎖寄存器，包括一第一時鐘信號同步反相器，該第一時鐘信號同步反相器是包括一第一反相器與一第一開關，該第一反相器是對該感測信號反應，以輸出一第一反相器輸出信號，該第一開關是由一第一控制信號所控制，其中，該第一反相器輸出信號是對應至當該第一控制信號為致能、該第一開關為導通時的該感測信號的值，而該鎖相感測放大器是以該第一反相器輸出信號作為輸出。
2.如權利要求1所述的鎖相感測放大器，其特徵在於所述的主動栓鎖寄存器更包括一第二時鐘信號同步反相器，該第二時鐘信號同步反相器是包括一第二反相器與一第二開關，該第二反相器是對該第一反相器輸出信號反應，該第二開關是由一第二控制信號所控制，當該第二控制信號為致能、該第二開關導通時，該第二時鐘同步反相器的輸出是正向反饋至該第一時鐘信號同步反相器的輸入端，其中，該第一控制信號是比該第二控制信號提前一個時間間隔的時間致能。
3.如權利要求1所述的鎖相感測放大器，其特徵在於所述的第二反相器與該第二開關是為串聯，當該第二開關導通時，該第二反相器方可動作。
4.如權利要求3所述的鎖相感測放大器，其特徵在於所述的第二反相器是為一互補金屬氧化半導體反相器。
5.如權利要求1所述的鎖相感測放大器，其特徵在於所述的主動栓鎖寄存器更包括一寄存器，用以儲存該第一反相器輸出信號。
6.如權利要求1所述的鎖相感測放大器，其特徵在於所述的定電流源是為一受偏壓的P型金屬氧化半導體。
7.如權利要求1所述的鎖相感測放大器，其特徵在於所述的受偏壓的金屬氧化半導體是為N型的金屬氧化半導體。
8.如權利要求1所述的鎖相感測放大器，其特徵在於，更包括一穿透閘，該源級隨耦感測放大器是經由該穿透閘與該主動栓鎖寄存器電性連接。
9.如權利要求1所述的鎖相感測放大器，其特徵在於所述的第一反相器與該第一開關是為串聯，當該第一開關導通時，該第一反相器方可動作。
10.如權利要求1所述的鎖相感測放大器，其特徵在於所述的第一反相器是為一CMOS反相器。
11.一種低功率的鎖相感測放大器，用以與一存儲單元陣列的一位元線電性連接，其特徵在於包括一源級隨耦感測放大器，包括一受偏壓的P型金屬氧化半導體與一受偏壓的N型金屬氧化半導體，其中，該P型金屬氧化半導體的漏極與該N型金屬氧化半導體的漏極是耦合至一第一節點，該源級隨耦感測放大器是自該第一節點輸出一感測信號，而該N型金屬氧化半導體的源極是與該位元線電性連接；一第一時鐘信號同步反相器，包括串聯的一第一反相器與一第一開關，該第一反相器是具有一第一反相器輸入端，自該第一反相器輸入端輸入的信號是對應呈該感測信號，該第一開關是由一第一控制信號所控制，該第一時鐘同步反相器是輸出一第一反相器輸出信號，該第一反相器輸出信號是對應至當該第一控制信號為致能、該第一開關為導通時的該感測信號之值；以及一第二時鐘信號同步反相器，包括串聯的一第二反相器與一第二開關，該第二反相器具有一第二反相器輸入端，用以接收該第一反相器輸出信號，該第二開關是由一第二控制信號所控制，當該第二控制信號是為致能、該第二開關為導通時，該第二時鐘同步反相器的輸出是正向反饋至該第一時鐘信號同步反相器的該第一反相器輸入端；其中，該第一控制信號是比該第二控制信號提前一個時間間隔的時間致能，該鎖相感測放大器是輸出該第一反相器輸出信號。
12.如權利要求11所述的鎖相感測放大器，其特徵在於，更包括一穿透閘，該源級隨耦感測放大器是經由該穿透閘與該主動栓鎖寄存器電性連接。
13.一種將信號鎖相感測放大的方法，用以對一存儲單元陣列的一位元線的輸出電流進行處理，其特徵在於包括檢測該位元線的電流，並藉由與一定電流源的一參考電流的大小比較的方式，於一第一節點得到一感測信號；以及於該感測信號接近邏輯位準時，產生一與該感測信號反相的一第一輸出信號，並於一時間間隔之後，產生與該第一輸出信號反相的一第二輸出信號，並將該第二輸出信號正向反饋至該第一節點，使該第一節點的電壓改變，進而改變該第一輸出信號的值並輸出該第一輸出信號。
全文摘要
一種低功率的鎖相感測放大器。此鎖相感測放大器包括一源級隨耦感測放大器與一主動栓鎖寄存器。源級隨耦感測放大器包括有耦合至一第一節點的一定電流源與一受偏壓的金屬氧化半導體，並自第一節點輸出一感測信號。主動栓鎖寄存器則是包括有一第一時鐘信號同步反相器。此第一時鐘信號同步反相器是包括一第一反相器與一第一開關。此第一反相器是對此感測信號反應，以輸出一第一反相器輸出信號。而此第一開關則是由一第一控制信號所控制。第一反相器輸出信號是對應至當第一控制信號為致能、第一開關為導通時的感測信號之值。
文檔編號H01L27/105GK1434452SQ0210270
公開日2003年8月6日 申請日期2002年1月23日 優先權日2002年1月23日
發明者林曉銘, 楊念釗 申請人:旺宏電子股份有限公司