萬門級互補場效應電晶體集成電路的製造方法
2023-04-25 04:29:16
專利名稱：萬門級互補場效應電晶體集成電路的製造方法
技術領域：
本發明涉及一種萬門級互補場效應電晶體集成電路的製造方法，特別是，涉及萬門級互補場效應電晶體超大規模集成電路製造晶片工藝完成後用於調整時序的方法。
超大規模集成電路(以下簡稱為VLSI)的專用集成電路廣泛應用於通訊、計算機、多媒體等高科技領域中。在國外，VLSI設計和製造技術已經成熟，但是，關於版圖庫的設計，晶片工藝製造完成後，時序如何調整，仍然是各個公司的核心絕密技術。1996年7月國際固態電路雜誌(IEEE Journal ofSolid-StateCircuits VOL.31 No.7 July 1996 pp.1001-1013，MarcRenandin，Bachar El Hassan and Alain Guyot)發表的論文描述了一種電晶體尺寸的確定及設計流程，其庫單元的設計框圖，如
圖1所示。從圖中可以看出，它是從用戶要求，經由邏輯方程、邏輯單元的產生及優化、電晶體尺寸確定，並通過電路結構、負載選擇，而確定預先設計好的單元邏輯，再經版圖設計，生成單元庫的版圖。由邏輯圖生成和生成單元庫的版圖，生成布局布線、版圖生成。由所生成的版圖和邏輯圖進行模擬，如符合要求，則產生PG帶、進入工藝流水、測試獲得合格晶片。可見該文中，電晶體尺寸的確定，並沒有考慮到設計的規模，也沒有模擬可能形成的金屬連接線的寄生延遲對庫元件延遲的影響，它僅取決於邏輯單元的結構及其所帶的負載。這樣帶來的缺點是作為一個孤立的庫單元。其電晶體的w/L可以取得很小，能正常工作，而且速度及功耗均可很優，對於小規模電路無疑是最優的。但是一旦規模大了，大量的金屬連線長度將會加大，使得包含金屬連線長度在內的寄生延遲導致庫的負載能力大大下降、特徵惡化，甚至功能不正常，造成設計困難。此外，該文獻的設計流程如圖2所示，控制部分包括信號傳輸圖解、綜合及生成控制邏輯；以及數據路徑包括自恰時間庫、CMOS庫及數據路徑邏輯，而生成電路圖。電路圖生成以後，進行模擬，模擬通過後進行布局布線。再進行後模擬，通過後即生成版圖。一旦工藝流水後發現了予模擬精度不夠，或工藝漂移，造成了局部時序衝突，則必須重新制11張掩膜版，從新做50-60道工序才能調整好時序。這樣會造成重大損失。在國內，同樣，對VLSI的有關工藝製造中，金屬連接線形成的寄生電阻、電容給晶片信號造成延遲的影響，還未見到報導。
本發明的目的是提供一種通過預埋延遲元件調整時序的萬門級互補場效應電晶體集成電路的製造方法，從而只需要改變少數掩模板及工序，即可完成製造工藝，既節約了時間，又降低了成本。
為實現本發明的目的，本CMOS集成電路的製造方法包括下列步驟依據集成電路邏輯功能設計，確定電晶體的長寬比值；選擇時序元件，建立內部基本單元版圖庫及I/O單元庫；進行邏輯模擬、布局、布線和邏輯後模擬；*預埋多個延遲元件；生成PG帶、工藝加工和測試分析；以及*用預埋延遲元件調整時序。
本發明的CMOS集成電路的製造方法克服了上述缺點，使集成電路設計合理，使速度、庫的負載能力達到良好的性能，而版圖面積得到優化。由於採取予埋延遲元件的步驟，一旦工藝流程結束後發現了局部時序出現錯誤，即可進行時序調整，且只需修改少數掩膜版(三張或一張)，少數工序(4-5道)即可完成，縮短了時間，降低了製造成本。
圖1是現有技術的集成電路設計流程框圖；圖2是本發明的集成電路設計流程框圖；圖3是不同寬長比金屬連接線的等效負載與延遲時間的關係圖；圖4是不同寬長比金屬連接線的等效負載與延遲時間的關係圖；圖5是不同扇出，不同寬長比的不同金屬連接線長度與反相器延遲時間的關係曲線圖；圖6a、6b和6c分別是電晶體不同寬長比的情況下，相同金屬連接線，其延遲時間的差別；圖7a、7b、7c和7d分別是D觸發器的框圖、數據線D與時鐘CP線的時序、工藝加工離散造成的時序錯誤和預埋延遲元件圖；圖8a和8b是分別表示模塊之間A的路徑和預埋延遲元件；圖9a和9b分別表示預埋緩衝器和加上預埋緩衝器；圖10a、10b和10c分別表示另一種預埋緩衝器和加上預埋緩衝器。
下面，結合各個附圖，詳細說明本發明的製造方法。
本發明確定電晶體寬長比的步驟包括(1)從晶片生產中提取模擬參數，用此模擬參數在相關軟體中計算出給定的電晶體的本徵延遲時間。再針對模擬參數作適當的調整，使模擬出的時間與實測值一致。例如，以51級反相器環用來模擬延遲時間，其中N管w/L＝4，P管w/L＝10，工藝加工尺寸為1.0微米。
(2)選取電晶體的寬長比為w/L＝2、4、6、8、10、14、16、18、20、25，其全金屬連接線長度為0、1、2、3、4、6毫米，並針對不同金屬連接線長度F其扇出為0-17。分別模擬出它們對應的延遲時間值。獲得圖3-圖6的曲線族。圖3為不同寬長比的不同金屬連接線的等效負載。其中，w/L＝14，反相器驅動1毫米的金屬線，相當於帶5.7個負載。圖4為不同寬長比的不同金屬連接線的等效負載。w/L＝25，反相器驅動3毫米金屬線，相當帶3個負載。反相器帶6毫米金屬線，相當於帶5.5個負載。圖5為不同扇出，不同寬長比的不同金屬連接線長度下，反相器延遲時間的變化。其中w/L＝2、w/L＝2.5、w/L＝14為N-MOS管，w/L＝6.2為p-MOS管。圖6是表示電晶體在不同寬長比的情況下，相同金屬連接線，對延遲時間的差別。
(3)以萬門級CMOS門陣列集成電路為例，來說明本發明的集成電路的製造方法。
首先確定採取1.0微米工藝，雙層金屬布線實現。估計該晶片尺寸為8mm×8mm，金屬連接線長度最大範圍約落在1mm-3mm之間。為了滿足大量的時鐘鏈路為1推4。寄存器鏈路為1推8。可從查圖3到圖6的曲線，來確定電晶體的寬長比。選取電晶體的寬長比為，N-MOS管w/L＝16，p-MOS管w/L＝18。
其次，參照圖2，說明本發明的萬門級CMOS集成電路的製造步驟如下(1)分析用戶要求；(2)進行邏輯功能設計；(3)依據晶片規模，予估晶片尺寸及金屬連接線長度，精確模擬含金屬連接線在內的庫單元的延遲時間，來確定電晶體的長寬比值；(4)由電路結構的確定；(5)嚴格進行包括金屬連接線寄生延遲在內的負載選擇；(6)選擇時序元件，建立基本單元版圖庫及I/O單元庫；(7)布局及布線；(8)版圖初生成；(9)由邏輯圖和所生成版圖，進行邏輯後模擬，以及進行設計規則檢查(DRC)、電學規則檢查(ERC)及邏輯圖對版圖一致性檢查(LVS)；(10)預埋多種不同驅動能力的延遲元件，例如緩衝器、電阻、金屬連接線、電容等；(11)版圖最終生成；
(12)生成PG帶；(13)工藝流水加工；(14)測試分析；(15)時序若不合格，修改3層金屬掩膜及接觸孔板，用預埋延遲元件，例如緩衝器，來調整時序；以及(16)獲得合格晶片，完成晶片製造。
本發明可預埋多種不同能力的延遲元件，例如預埋緩衝器、電阻、金屬連接線、電容等的方法說明如下。
為了清除在時序鏈路中，因布局布線後，形成的數據線與時鐘線的相對時序不能滿足時序元件本身的建立時間、保持時間的要求。因此，在關鍵的D觸發器的時鐘鏈路前預埋一定延遲時間的延遲元件，例如緩衝器，如圖7所示。圖7a為D觸發器的框圖。圖7b為布局布線前數據線D與時鐘線CP的正確時序關係。圖7c為布局布線後及晶片加工工藝完成後，由於工藝漂移，導致數據線延遲增加，使得數據線與時鐘線的相對時序不能滿足時序元件本身的要求，形成時序錯誤。圖7d在版圖的D觸發器前加上一個緩衝器，以便把時序調整到正確狀態。
在關鍵路徑中，減少金屬連接線形成的延遲。以滿足時序的要求。因此，在模塊1和模塊2之間A的關鍵路徑中間，加一個預埋的緩衝器。如圖8所示。圖8a表示，在整個電路中，只允許模塊1與模塊2之間的路徑A，其總的延遲時間為某一特定值。但在工藝加工後，A路徑上的延遲值超過了這一特定值。這樣，會導致全部電路工作時序的錯誤。因此在A路徑的中間予埋一個延遲元件，例如緩衝器，如圖8b所示。這樣，就減少了A鏈路的延遲時間，調整了時序。
在LVS檢查後，進行緩衝器的步驟。通常在一個很大規模的電路設計中，當模擬完成後，不便於再修改邏輯，但設計者又對某些線的時序不放心時，則利用此步驟，可以在LVS檢查後不修改邏輯圖，而增加一個延遲元件，例如緩衝器在這些不放心的連線上，如圖9所示。圖9a指出在需要預埋緩衝器的地方，加上一個沒有電源、地線連接的庫。這樣，在LVS檢查時只等效為一根金屬連接線。在LVS檢查完成後，將沒有電源、地線連接的庫撤掉，置換成有電源、地線連接的庫。這樣，就在版圖中加上了不同驅動能力的緩衝器。
本發明在加工晶片的工序完成後，調整時序的步驟。
由於在版圖中，予埋了大量的如圖10a所示的不同尺寸的延遲元件，例如緩衝器。當在晶片的測量中發現A連接線的延遲需要增加時，即將A的連接線斷開。如圖10b所示通過修改一次AL的掩膜版、二次AL掩膜版、一次AL與二次AL之間的連通孔的版，即可將緩衝器加入到晶片中去。這是針對二次金屬布線的情況，僅改三張版，增加四道工序。若針對一次金屬布線的情況，則只需要改一張版，增加兩道工序即可完成時序的修改，如圖10c所示。
本發明的CMOS集成電路的製造方法克服了上述缺點，使集成電路設計合理，使速度、庫的負載能力達到良好的性能，而版圖面積得到優化。由於採取予埋延遲元件的步驟，一旦工藝流程結束後發現了局部時序出現錯誤，即可進行時序調整，且只需修改少數掩膜版(三張或一張)，少數工序(4-5道)即可完成，縮短了時間，降低了製造成本。
權利要求
1.一種電晶體集成電路的製造方法包括下列步驟依據集成電路邏輯功能，確定電晶體的長寬比值；選擇時序元件，建立內部基本單元版圖庫及I/O單元庫；進行邏輯模擬、布局、布線和邏輯後模擬；預埋多個延遲元件；生成PG帶、工藝加工和測試分析；以及用預埋延遲元件，調整時序。
2.根據權利要求1的集成電路的製造方法，進一步包括模擬包含金屬連接線在內的庫單元的延遲時間，確定電晶體的長寬比值的步驟。
3.根據權利要求1或2的集成電路的製造方法，進一步包括進行包括金屬連接線寄生延遲在內的負載匹配的步驟。
4.根據權利要求1的集成電路的製造方法，其中上述預埋多個延遲元件位於模塊1與模塊2之間的路徑A。
5.根據權利要求4的集成電路的製造方法，其中上述預埋多個延遲元件是緩衝器、電阻、金屬連接線和電容選出的一種以上元件。
全文摘要
本CMOS電晶體VLSI的製造方法包括下列步驟依據集成電路邏輯功能，確定電晶體的長寬比值；選擇時序元件，建立內部單元庫及I/O單元庫；進行邏輯模擬、布局和布線；預埋多個延遲元件；工藝加工和測試分析；以及調整時序。本方法，庫的負載能力和性能良好，版圖面積得到優化。由於預埋了延遲元件，即使工藝流程結束後發現了局部時序出錯，也只需修改少數掩膜版和工序，就可VLSI完成的製造，因而降低了製造成本。
文檔編號H01L21/8238GK1149200SQ9610987
公開日1997年5月7日 申請日期1996年9月25日 優先權日1996年9月25日
發明者黃令儀, 陳曉東, 朱亞江 申請人:中國科學院微電子中心