功率優化的中斷傳遞的製作方法
2023-04-24 16:54:11 2
專利名稱：功率優化的中斷傳遞的製作方法
技術領域：
本發明涉及硬體線程功率優化的中斷重映射。
背景技術：
硬體線程(例如處理器內的運算核)可具有進入到例如低功率睡眠或深度睡眠狀態的功率優化狀態的能力。輸入/輸出(I/o)業務可將中斷送至硬體線程，這一般使線程從低功率狀態喚醒以對中斷提供服務。例如，需要將硬體線程喚醒的中斷可來自尤其平臺組件互連(PCI)快速設備、PCI設備或輸入/輸出預先可編程中斷控制器(IOAPIC)。當這些中斷頻繁地到達並且它們中的每一個需要硬體線程喚醒時，使硬體線程進入功率優化狀態的意圖受挫。
作為示例而非限制，通過附圖示出本發明，附圖中相同的附圖標記指示相同或相似的要素，在附圖中圖1示出能夠功率優化中斷傳遞的計算機系統的一個實施例。圖2示出能夠功率優化中斷傳遞的計算機系統的另一實施例。圖3示出存儲硬體線程/中斷類型等價信息的矩陣的數據結構以及存儲每個硬體線程的當前功率狀態的數據結構。圖4示出能夠功率優化中斷傳遞的兩個排插(socket)計算機系統的一個實施例。圖5示出能夠功率優化中斷傳遞的兩個節點計算機系統的實施例。圖6是功率優化中斷傳遞的進程的實施例的流程圖。
具體實施例方式披露了能功率優化中斷傳遞的處理器、系統、方法和計算機可讀介質的實施例。計算機系統可包括若干硬體線程。如果硬體線程被看作處理器中的一個核，在每個處理器具有若干核的多處理器系統中，潛在地存在許多硬體線程。硬體線程可具有當不需要工作時進入低功率狀態的能力。進入低功率狀態的硬體線程越多，則計算機系統的總功耗變得越低。當需要特定硬體線程服務的I/O中斷發生時，作為目標的硬體線程一般被喚醒，這將使睡眠中的硬體線程正在進行的功率節省無效。因此，線程重映射邏輯可出現在計算機系統中，該線程重映射邏輯保持跟蹤每個硬體線程的功率狀態以及每個硬體線程的中斷等價處理。例如，對於給定中斷，可存在全都能處理該中斷的四個不同線程。因此，如果該中斷以第一硬體線程為目標並且該第一線程處於低功率狀態，則線程重映射邏輯可搜索另一可用並能處理該中斷的硬體線程。如果用於中斷處理目的的等價線程可用，則線程重映射邏輯將中斷轉移/重映射以使另一已發現的硬體線程處理該中斷，由此允許最初作為目標的硬體線程保持在低功率狀態。圖1示出能夠功率優化中斷傳遞的計算機系統的一個實施例。
示出了計算機系統100。該計算機系統可以是臺式機、伺服器、工作站、膝上計算機、手提計算機、電視機機頂盒、媒體中心、遊戲操作臺、集成的系統(例如車內)或其它類型的計算機系統。在若干實施例中，計算機系統100包括一個或多個中央處理單元(CPU)，也稱「處理器」。儘管在許多實施例中潛在地存在許多CPU，但是為清楚起見在圖1中所示的實施例中僅示出CPU102。CPU102可以是Intel 公司的CPU或者是另一品牌的CPU。CPU102在不同實施例中包括一個或多個核。CPU102圖示為包括四個核(核104、106、108和110)。在許多實施例中，每個核包括內部功能塊，例如一個或多個執行單元、引退單元、一組通用和專門寄存器等。在單線程核內，每個核可被稱為硬體線程。當核是多線程或超線程核時，則工作在每個核內的每個線程也可被稱為硬體線程。因此，運行在計算機系統100中的任何單個執行線程可被稱為硬體線程。例如，在圖1中，如果每個核是單線程的，則系統中出現四個硬體線程(四核)。另一方面，如果每個核是多線程的並具有同時維持兩個線程狀態的能力，則系統中存在八個硬體線程(四核且每個核內二線程)。CPU102還可包括諸如高速緩存112之類的一個或多個高速緩存。在許多未示出的實施例中，除了高速緩存112之外還採用附加的高速緩存，以使每個核內的執行單元與存儲器之間存在多個高速緩存級。在不同的實施例中，高速緩存112可以按不同方式來分配。附加地，在不同實施例中，高速緩存112可以是許多不同的大小之一。例如，高速緩存112可以是8兆字節(MB)高速緩存、16MB高速緩存等。另外，在不同實施例中，高速緩存可以是直接映射的高速緩存、全相聯高速緩存、多路組相聯高速緩存或具有另一類型映射的高速緩存。在許多實施例中，高速緩存112可包括在所有核之間共享的一個較大部分或者可被分成若干個獨立功能片(例如，每個核一片)。高速緩存112也可包括在所有核之間共享的一部分和作為每個核的獨立功能片的若干個其他部分。在許多實施例中，CPU102包括集成的系統存儲器控制器114以提供與系統存儲器116通信的接口。在未示出的其它實施例中，存儲器控制器114可位於計算機系統100中分立的某處。系統存儲器116可包括諸如雙倍數據率(DDR) DRAM類型的動態隨機存取存儲器(DRAM)，諸如快閃記憶體之類的非易失性存儲器、相變存儲器(PCM)或另一類型的存儲器技術。系統存儲器116可以是通用存儲器以存儲擬由CPU102操作的數據和指令。另外，在計算機系統100中可以有其他潛在的具有對系統存儲器進行讀和寫的能力的設備，諸如有直接存儲器訪問(DMA)能力的I/O (輸入/輸出)設備。將CPU102與系統存儲器116耦合的鏈路(即總線、互連等)可包括能夠傳輸數據、地址、控制和時鐘信息的一個或多個光纖、金屬線或其他線(即線路)。I/O複合體118 (例如I/O控制器中樞)包括I/O接口 120，該I/O接口 120允許CPU102和外部I/O設備之間的通信。該複合體可包括一個或多個I/O適配器，例如I/O適配器122、124。I/O適配器將CPU102中利用的主機通信協議轉換成與特定I/O設備(例如I/O設備126)兼容的協議。給定的I/O適配器可轉換的一些這樣的協議尤其包括外圍組件互聯(PCI)、通用串行總線(USB)、IDE、SCSI以及1394 「火線」。另外，可存在一個或多個無線協議I/O適配器。無線協議的例子尤其是藍牙、基於IEEE802. 11的無線協議以及蜂窩協議。在許多實施例中，BI0S128(基本輸入/輸出系統)要麼被集成在I/O複合體118中或被耦合至I/o複合體118。BIOS是存儲在計算機系統中的固件，該固件包括在引導進程過程中初始化關鍵計算機系統組件的指令。儘管為簡明起見未予以示出，然而CPU可具有附加的接口，例如用於處理圖形和網絡業務的高速I/O接口。在許多實施例中，這些高速I/O接口可包括一個或多個PCI快速接口。在許多實施例中，計算機系統100包括能提供具有運行在虛擬機(VM)環境下的一個或多個客戶作業系統(OS)的虛擬環境的硬體和軟體邏輯。虛擬機監視器(VMM)或管理程序可實現在系統內的邏輯中以隔離每個VM的操作環境，由此每個VM以及在其中運行的OS和應用與系統中出現的其它VM隔離並且不知道其它VM的存在。例如，在一些實施例中，出現在存儲器內存116中的VMMl34可管理VMl36和VM140的資源以及在每個VM上運行的0S138 和 0S142。另外，CPU102可包括電壓調節邏輯144，該電壓調節邏輯144調節為CPU102提供的功率(VCC)。為了建立無縫的虛擬化環境，一般利用虛擬化的I/O。I/O虛擬化邏輯130提供虛擬化和隔離I/o子系統中的I/O設備(例如I/O設備126)的能力。在一些實施例中，I/O虛擬邏輯130包括InteP VT-d架構。在其它實施例中，利用另一類型的存儲器映射I/O技術，例如x86或非x86類IOMMU配置。由I/O設備發起的設備轉移(DMA)和中斷是對給定VM需要設備隔離的關鍵進程。在許多實施例中，I/O虛擬化邏輯130可允許系統軟體創建多個DMA保護域。保護域是對其分配系統存儲器的一個子集的隔離環境。根據軟體軟體使用模型，DMA保護域可代表被分配給VM的存儲器或由運行在VM中或作為VMM/管理程序本身的一部分的客戶機OS驅動器分配的DMA存儲器。I/O虛擬化邏輯130可允許系統軟體將一個或多個I/O設備分配給一保護域。DMA隔離是通過限制從未被分配給保護域的I/O設備訪問保護域的物理存儲器而達成的。對於中斷處理，I/O虛擬化邏輯130可將中斷消息格式修正為DMA寫請求，該DMA寫請求包括「消息標識符」並且不是實際的中斷屬性。寫請求，就像任何DMA請求那樣，可指定產生該中斷的I/O設備函數的請求方ID。然後，當由I/O虛擬化邏輯130接收到中斷請求時，該中斷通過中斷表結構被重映射。中斷-重映射表中的每個條目對應於來自設備的唯一中斷消息標識符，它包括任何必要的中斷屬性(例如目的地CPU、矢量等)。在圖1所示的實施例中，I/O虛擬化邏輯130通過I/O接口 120從一個或多個I/0設備接收請求。如前所述，I/O虛擬化邏輯130在允許它們被傳至存儲器控制器114之前處理這些請求。在許多實施例中，例如圖1所示的實施例，線程重映射邏輯(TRL) 132出現在I/O虛擬化邏輯130中。在其它實施例中，TRL130出現在計算機系統100的別處，例如在CPU102中的另一位置或甚至可能完全在CPU102之外，如圖2所示。圖2示出能夠功率優化中斷傳遞的計算機系統的另一實施例。在圖2所示的實施例中，CPU102類似於圖1的CPU，除了 I/O複合體200具有位於CPU102之外的區別外。I/O複合體200包括I/O虛擬化邏輯202和TRL204，它們只從CPU102之外的位置執行與圖1所述相同的功能。I/O適配器206、208也執行同樣的功能，即向一個或多個I/o設備(例如I/O設備126)提供通信接口。在許多實施例中，I/O複合體200是位於系統母板上並通過一連串銅、光或其它物理類型的導線/線路耦合至CPU102的分立I/O控制器中樞。回到圖1，TRL132執行若干種功能。首先，TRL132中的邏輯跟蹤每個硬體線程的當前功率狀態。許多計算機系統採用ACPI (先進配置和功率接口)功率管理機制。ACPI實現功率管理的工業標準形式並可能實現在軟體、BIOS和硬體內。在任何給定時間，硬體線程是許多功率狀態之一或者在兩種功率狀態之間轉變。硬體線程能進入的功率狀態數是根據實現特定的。例如，硬體線程所處的一些狀態是CO (完全工作)、Cl (暫停)、C2 (停止-時鐘)、C3 (睡眠)以及例如C4和C6的深度睡眠狀態。其它功率優化狀態可利用MONITOR和MWAIT線程指令。硬體線程能夠進入的每個功率狀態具有不同量的功能性或缺乏功能性。一般來說，功率節省越多，則使硬體線程從該狀態轉變花費的時間越長。限制或完全阻斷將中斷從I/O設備送至正試圖進入或停留在功率節省狀態的硬體線程一般將節省系統功率。問題是設備需要其中斷被服務。因此，將傳入的I/O設備中斷重引導至不處於功率節省狀態的替代硬體線程可通過允許最初作為目標的線程停留在低功耗狀態而幫助維持系統功率節省。TRL132具有對列表、表或存儲關於與向每種類型的中斷提供服務兼容的硬體線程的信息的其它類型數據結構的訪問權。換句話說，對於給定類型的中斷，將存在能夠向所討論的中斷提供服務的一組硬體線程。例如，如果某一中斷(例如中斷類型「A」)能由硬體線程1、2提供服務，則處於該特定中斷下的中斷類型表將具有硬體線程1、2。因此，如果一 I/0設備(例如I/O設備126)將「A」中斷送至硬體線程I並且硬體線程I處於低功率狀態，則TRL132可將該中斷目標從硬體線程I透明地重映射至硬體線程2。OS或VMM能夠配置一組硬體線程，這組硬體線程能處理給定類型的中斷。這組能處理給定中斷的硬體線程可基於線程關聯性(affinity)、高速緩存共享拓樸或其它靜態或動態因素。圖3示出存儲硬體線程/中斷類型等價信息的矩陣的數據結構以及存儲每個硬體線程的當前功率狀態的數據結構。如前所述，硬體線程/中斷類型等價矩陣表存儲與能夠處理給定中斷類型的線程組有關的信息。在圖3所示的實施例中，存在四個核(核0-3)，線程重映射邏輯300訪問這些核以取得信息。硬體線程/中斷類型矩陣表302包括可與處理給定類型中斷兼容的硬體線程的列表。例如，中斷類型A能由所有出現的硬體線程處理，而中斷類型B只能由硬體線程0、2處理。硬體線程當前功率狀態表304包括每個硬體線程的當前硬體狀態。為解說目的，該表僅示出每個線程處於甦醒還是睡眠，儘管在實踐中可存在能被列出的許多狀態。例如，線程可處於任何C功率狀態(例如Cl、C2、C6等)。當傳入I/O設備中斷306到達TRL300時，TRL可首先查找硬體線程當前功率狀態表304以查明目標硬體線程是甦醒的還是睡眠的。如果硬體線程是甦醒的，則TRL300僅僅將中斷送至最初作為目標的硬體線程。另一方面，如果最初作為目標的硬體線程不是甦醒的，則TRL300可查找線程處理等價的硬體線程/中斷類型矩陣表302，並尋找能夠處理傳入的中斷的另一硬體線程，如果另一有能力的硬體線程可用，則TRL300可將中斷重映射至有能力和可用的(即非睡眠的)線程。
在許多實施例中，TRL存在於系統中出現的每個CPU中，由此對於多排插計算機系統存在多個TRL。圖4示出能夠功率優化中斷傳遞的兩個排插計算機系統的實施例。在圖4所示的實施例中，存在兩個CPU(CPU A400和CPU B402)。另外，每個CPU包括兩個核(CPU A400中的核A0、Al以及CPU B402中的核BO和BI)。此外，CPU A400包括TRL A404而CPU B402包括TRL B406。在許多實施例中，每個TRL包括其自己擁有的硬體線程/中斷類型矩陣表(圖3中的302)以及硬體線程當前功率狀態表(圖3中的304)的本地副本。儘管存在這些表的多個副本，但這些表中的信息在這些副本之間應當是統一的，由此每個TRL具有相同的信息。這兩個表中的信息的這些鏡像副本可由CPU間廣播消息408維持，所述CPU間廣播消息408是在耦合至每個CPU上的CPU間鏈路接口(CPU A400上的接口 412和CPU B402上的接口 414)的CPU間鏈路410上廣播的。例如，當硬體線程在兩種功率狀態之間轉變時，功率狀態轉變消息可跨CPU間互連地被廣播至計算機系統中存在的所有TRL。每個TRL可截留該消息並更新其本地存儲的硬體線程當前功率狀態表(圖3中的項304)以表示新的功率狀態，在該新的功率狀態中所討論的硬體線程已轉變。在一些實施例中，在各功率狀態之間轉變的硬體線程將其本身的消息廣播至所有TRL。在其它實施例中，在各功率狀態之間轉變的硬體線程將轉變信息發送給本地TRL，本地TRL進而將該狀態轉變廣播給所有其它TRL。圖5示出能夠功率優化中斷傳遞的兩節點計算機系統的實施例。在圖4所示的實施例中，存在兩個節點(節點A和節點B)。節點A包括兩個CPU(CPUAO和CPU Al)。每個CPU包括兩個核CPU AO中的核AOa和AOb、CPU Al中的核Ala和Alb、CPU BO中的核BOa和BOb以及CPUBl中的Bla和Bib。節點A和節點B通過節點間鏈路500耦合。節點控制器出現在每個節點中。節點控制器A502幫助管理節點A而節點控制器B幫助管理節點B。節點間通信業務需要通過每個相應的節點控制器被路由。因此，當硬體線程轉變至一功率狀態時，由該硬體線程發送的消息能通過節點控制器在各節點之間被路由(通過在兩節點之間路由的虛線表示)。圖6是功率優化中斷傳遞的進程的實施例的流程圖。該進程由處理邏輯執行，該處理邏輯可由硬體、軟體、固件或所列出類型的處理邏輯的任意組合來執行。進程通過處理邏輯接收I/O設備中斷來開始(處理框600)。處理邏輯然後判斷作為該中斷的目標的硬體線程(即該中斷關聯於該線程)是否處於功率節省狀態(處理框602)。如果目標硬體線程不處於功率節省狀態，則處理邏輯可僅僅將I/O設備中斷送至最初作為目標的硬體線程(處理框604)。另一方面，如果目標硬體線程處於功率節省狀態，則處理邏輯判斷是否另一硬體線程是兼容的(即從可訪問該處理邏輯的硬體線程等價信息中獲得，例如在圖3中的硬體線程/中斷類型等價矩陣302中)(處理框606)。在圖6進程流所示的實施例中，如果不存在兼容的硬體線程，則處理邏輯喚醒目標硬體線程(處理框608)並將中斷送至目標硬體線程604。在未示出的其它實施例中，處理邏輯可保持中斷，直到等價CPU硬體線程變得可用為止(取決於排序要求)。如果存在兼容的硬體線程，則處理邏輯確定該兼容的硬體線程是否可用(處理框610)。例如，可能存在兼容的硬體線程但該線程也處於深度睡眠功率節省狀態並因此不可用。在許多實施例中，功率節省狀態存在等級次序，因此如果兩個不同的兼容線程均處於功率節省狀態，處理邏輯可喚醒處於最少「睡眠」狀態的線程，由此較深度睡眠的線程被允許維持其睡眠狀態。這將同時完成兩件事。首先，節省額外系統功率的較深度睡眠線程被允許停留在更高的功率節省模式下。其次，較淺度睡眠狀態下的線程能以較少的等待時間轉變至甦醒狀態，這是因為較深度睡眠狀態一般導致較長的甦醒潛伏時間。返回到圖6所示的進程，如果兼容的硬體線程不可用，則處理邏輯返回到方框606以確定是否存在又一兼容的硬體線程。否則，如果兼容的線程可用，則處理邏輯將I/O設備中斷重映射至所找到的替代性等價硬體線程(處理框612)並將重映射的中斷發送至該替代性硬體線程(處理框614)。本質上，處理邏輯能以透明方式使中斷從一個硬體線程轉變至另一硬體線程(即，其中I/O設備本質上不知道用於處理中斷的線程之間的轉變)。本發明諸實施例的要素還可以作為用於存儲機器可執行指令的機器可讀介質來提供。機器可讀介質可包括但不限於快閃記憶體、光碟、壓縮盤-只讀存儲器(CD-ROM)、數字多功能/視頻盤(DVD)R0M、隨機存取存儲器(RAM)、可擦除可編程只讀存儲器(EPR0M)、電可擦除可編程只讀存儲器(EEPR0M)、磁卡或光卡、傳播介質、或適於存儲電子指令的其他類型機器可讀介質。在前面的說明以及權利要求書中，可使用術語「包括」和「包含」及其衍生詞，並且這些術語彼此被視作同義的。另外，在下面的描述和權利要求中，可使用術語「耦合的」和「連接的」連同其衍生詞。應當理解，這些術語並不旨在作為彼此的同義詞。相反，在具體實施例中，「連接的」用於指示兩個或更多個要素彼此直接物理或電接觸。「耦合」可表示兩個或更多個要素直接物理或電接觸。然而，「耦合」也可表示兩個或更多個要素可能並未彼此直接接觸，但是仍然彼此配合、相互作用或彼此通信。在以上描述中，某個術語被用來描述本發明的實施例。例如，術語「邏輯」代表執行一種或多種功能的硬體、固件、軟體(或其任何組合)。例如，「硬體」的示例包括但不限於，集成電路、有限狀態機、或甚至是組合邏輯。集成電路可採取諸如微處理器之類的處理器、專用集成電路、數位訊號處理器、微控制器等的形式。應當領會，在本說明書通篇中對「一個實施例」或「一實施例」的引用意味著結合該實施例描述的特定的特徵、結構或特性包括在本發明的至少一個實施例中。因此，在此強調且應當領會，本說明書的各個部分中對「一實施例」、或「一個實施例」或「替代性實施例」的兩次或更多次引用未必全都指代相同的實施例。此外，具體的特徵、結構或特性在本發明的一個或多個實施例中可被適當地組合。類似地，應當領會，在對本發明的實施例的以上描述中，出於使本公開變得流暢以幫助理解各創新方面中的一個或多個方面的目的，各個特徵有時被一起編組在一個實施例、附圖、或其描述中。然而，這種公開的方法不應被解釋為反映所要求保護的主題比在每一權利要求中明確表述的主題需要更多特徵的意圖。當然，如下面的權利要求所反映的，創新方面在於，少於單個前述公開的實施例的所有特徵。因此，所附權利要求由此被明確結合到此詳細描述中。
權利要求
1.第一處理器，包括線程重映射邏輯，所述線程重映射邏輯用於: 跟蹤第一硬體線程和第二硬體線程的硬體線程中斷等價信息； 接收從設備發布的中斷，其中所述中斷具有關聯於第一硬體線程的關聯性；以及當所述硬體線程中斷等價信息證實所述第二硬體線程能夠處理所述中斷時，將所述中斷重弓I導至所述第二硬體線程。
2.如權利要求1所述的第一處理器，其特徵在於，所述線程重映射邏輯進一步用於: 跟蹤所述第一和第二硬體線程的功率狀態信息。
3.如權利要求1所述的第一處理器，其特徵在於，將所述中斷從所述第一硬體線程重引導至所述第二硬體線程至少發生在所述第一硬體線程處於低功率狀態且所述第二硬體線程處於完全工作狀態時。
4.如權利要求2所述的第一處理器，其特徵在於，所述第一硬體線程進一步用於: 響應所述第一硬體線程改變功率狀態，將表示所述第一硬體線程工作所在的功率狀態的改變的功率轉變消息發送至第二處理器。
5.如權利要求4所述的第一處理器，其特徵在於，所述線程重映射邏輯進一步用於: 當所述第一硬體線程轉變至低功率狀態時透明地允許所述設備繼續正常操作而不需要編程的中斷重引導。
6.如權利要求5所述的第一處理器，其特徵在於，所述第二硬體線程為所述中斷提供服務。
7.如權利要求4所述的第一處理器，其特徵在於，所述第一硬體線程出現在所述第一處理器中而所述第二硬體線程出現在第二處理器中，所述功率轉變消息橫跨耦合至所述第一和第二處理器的處理器間通信鏈路發送。
8.如權利要求7所述的第一處理器，其特徵在於，所述第一和第二硬體線程中的每一個的所述硬體線程中斷等價信息和所述功率狀態信息在出現在所述第二處理器中的第二線程重映射邏輯中被同時跟蹤。
9.一種方法，包括: 跟蹤第一硬體線程和第二硬體線程的硬體線程中斷等價信息； 接收從設備發布的中斷，其中所述中斷具有關聯於所述第一硬體線程的關聯性；以及當所述硬體線程中斷等價信息證實所述第二硬體線程能夠處理所述中斷時，將所述中斷重弓I導至所述第二硬體線程。
10.如權利要求9所述的方法，其特徵在於，還包括: 跟蹤所述第一和第二硬體線程的功率狀態信息。
11.如權利要求9所述的方法，其特徵在於，將所述中斷從所述第一硬體線程重引導至所述第二硬體線程至少發生在所述第一硬體線程處於低功率狀態且所述第二硬體線程處於完全工作狀態時。
12.如權利要求10所述的方法，其特徵在於，還包括: 響應於所述第一硬體線程改變功率狀態，將表示所述第一硬體線程工作所在的功率狀態的改變的功率轉變消息發送至所述第二硬體線程。
13.如權利要求12所述的方法，其特徵在於，還包括: 當所述第一硬體線程轉變至低功率狀態時透明地允許所述設備繼續正常操作而不需要編程的中斷重引導。
14.如權利要求13所述的方法，其特徵在於，還包括: 用所述第二處理器線程為中斷提供服務。
15.如權利要求12所述的方法，其特徵在於，橫跨被耦合至所述第一處理器和第二處理器的處理器間通信鏈路發送所述功率轉變消息，其中所述第一硬體線程出現在所述第一處理器中而所述第二硬體線程出現在所述第二處理器中。
16.如權利要求15所述的方法，其特徵在於，還包括: 在出現在所述第二處理器中的第二線程重映射邏輯中，同時跟蹤所述第一和第二硬體線程中的每一個的硬體線程中斷等價信息和所述功率狀態信息。
17.—種系統,包括: 硬體線程間通信鏈路，用於在第一硬體線程和第二硬體線程之間傳遞信息； 第一存儲器內存，用於存儲至少所述第一硬體線程和所述第二硬體線程的硬體線程中斷等價信息； 第二存儲器內存，用於存儲至少所述第一硬體線程和所述第二硬體線程的功率狀態信息；以及 第一線程重映射邏輯單元，用以: 跟蹤所述第一硬體線程和所述第二硬體線程的硬體線程中斷等價信息； 接收從設備發布的中斷 ，其中所述中斷具有關聯於所述第一硬體線程的關聯性；以及當所述硬體線程中斷等價信息證實所述第二硬體線程能夠處理所述中斷時，將所述中斷重弓I導至所述第二硬體線程。
18.如權利要求17所述的系統，其特徵在於，將所述中斷從所述第一硬體線程重引導至所述第二硬體線程至少發生在所述第一硬體線程處於低功率狀態且所述第二硬體線程處於完全工作狀態時。
19.如權利要求17所述的系統，其特徵在於，所述第一線程重映射邏輯單元進一步用於: 響應於所述第一硬體線程改變功率狀態，將表示所述第一硬體線程工作所在的功率狀態的改變的功率轉變消息發送至所述第二硬體線程。
20.一種其上存儲有指令的計算機可讀介質，所述指令在被處理器執行時使所述處理器執行方法，所述方法包括: 跟蹤第一硬體線程和第二硬體線程的硬體線程中斷等價信息； 接收從設備發布的中斷，其中所述中斷具有關聯於所述第一硬體線程的關聯性；以及當所述硬體線程中斷等價信息證實所述第二硬體線程能夠處理所述中斷時，將所述中斷重弓I導至所述第二硬體線程。
21.如權利要求20所述的計算機可讀介質，其特徵在於，還包括跟蹤所述第一和第二硬體線程的功率狀態信息。
22.如權利要求20所述的方法，其特徵在於，將所述中斷從所述第一硬體線程重引導至所述第二硬體線程至少發生在所述第一硬體線程處於低功率狀態且所述第二硬體線程處於完全工作狀態時。
23.如權利要求22所述的計算機可讀介質，其特徵在於，還包括響應於所述第一硬體線程改變功率狀態，將表示所述第一硬體線程工作所在的功率狀態的改變的功率轉變消息發送至所述第二硬體線程。
24.如權利要求23所述的計算機可讀介質，其特徵在於，橫跨被耦合至所述第一處理器和第二處理器的處理器間通信鏈路發送所述功率轉變消息，其中所述第一硬體線程出現在所述第一處理器中而所述第二硬體線程出現在所述第二處理器中。
25.如權利要求24所述的計算機可讀介質，其特徵在於，還包括在出現在所述第二處理器中的第二線程重映射邏輯中，同時跟蹤所述第一和第二硬體線程中的每一個的硬體線程中斷等價信息和 所述功率狀態信息。
全文摘要
披露了一種裝置、方法、系統和計算機可讀介質。在一個實施例中，該裝置是處理器。處理器包括能夠跟蹤第一硬體線程和第二硬體線程的硬體線程中斷等價信息的線程重映射邏輯。處理器也包括邏輯以接收從設備發布的中斷，其中該中斷具有關聯於所述第一硬體線程的關聯性。該處理器還包括邏輯以當硬體線程中斷等價信息證實第二硬體線程能夠處理所述中斷時將中斷重引導至第二硬體線程。
文檔編號G06F13/14GK103080918SQ201180041092
公開日2013年5月1日 申請日期2011年8月2日 優先權日2010年8月26日
發明者R·薩裡帕利 申請人:英特爾公司