非易失性存儲器件及其高速緩存編程方法
2023-06-13 13:28:26
專利名稱：非易失性存儲器件及其高速緩存編程方法
技術領域：
本發明的示例性實施例涉及一種非易失性存儲器件，且更具體而言，涉及一種非易失性存儲器件的高速緩存(cache)編程操作。
背景技術：
根據當切斷電源時是否保持數據，將存儲器件劃分成易失性存儲器件和非易失性存儲器件。當斷電時，易失性存儲器件會丟失數據，其中動態隨機存取存儲器(DRAM)器件和靜態隨機存取存儲器(SRAM)器件為示例性的易失性存儲器件。另一方面，即使斷電，非易失性存儲器件也保留儲存在其中的數據，其中快閃記憶體件為示例性的非易失性存儲器件。快閃記憶體件可以使用高速緩存編程方法來提高編程速率。根據高速緩存編程方法，在執行編程操作時，提前接收下一個編程操作的數據且將所述數據儲存在寄存器(例如，頁緩衝器中可用的鎖存器)中，且在完成當前編程操作之後，對已儲存在寄存器中的下一個編程操作的數據依次進行編程。由於在當前編程操作期間應接收下一個編程操作的數據，所以高速緩存編程操作的電流峰值會增加。此外，當電流峰值超過使用非易失性存儲器件的系統可供應的電流量時，可能會發生不穩定的操作或操作故障。因此，一種在高速緩存編程操作期間防止電流峰值增加的技術是有幫助的。
發明內容
本發明的實施例涉及一種可在高速緩存編程操作期間防止電流峰值增加的高速緩存編程方法。根據本發明的一個實施例，一種非易失性存儲器件的高速緩存編程方法包括以下步驟將當前編程操作的數據編程到存儲器單元陣列中；判斷當前編程操作是否已執行到編程完成的閾值點；以及在當前編程操作已執行到編程完成的閾值點時接收下一個編程操作的數據。根據本發明的另一個實施例，一種非易失性存儲器件，包括單元陣列，所述單元陣列包括多個存儲器單元；第一寄存器和第二寄存器，所述第一寄存器和所述第二寄存器被配置為儲存當前編程操作的數據和下一個編程操作的數據；以及控制器，所述控制器被配置為在當前編程操作執行到編程完成的閾值點之後儲存下一個編程操作的數據。
圖1說明的是在非易失性存儲器件的編程操作期間，在施加編程脈衝的編程脈衝持續時間內和在為編程操作執行驗證操作的編程驗證持續時間內位線的電壓電平的移位。圖2示出當在編程操作期間重複地施加編程脈衝時被編程的存儲器單元數目上的增加以及電流峰值的變化。圖3是描述根據本發明的一般性實施例的非易失性存儲器件的高速緩存編程方法的流程圖。圖4是描述根據本發明的第一實施例的非易失性存儲器件的高速緩存編程方法的流程圖。圖5是描述根據本發明的第二實施例的非易失性存儲器件的高速緩存編程方法的流程圖。圖6是描述根據本發明的第三實施例的非易失性存儲器件的高速緩存編程方法的流程圖。圖7是描述根據本發明的第四實施例的非易失性存儲器件的高速緩存編程方法的流程圖。圖8示出在基於多電平單元(MLC)的最低有效位(LSB)編程操作中閾值電壓A和 B的分布，以及在最高有效位(MSB)編程操作中閾值電壓C、D、E和F的分布。圖9是根據本發明的一個實施例的非易失性存儲器件的框圖。圖10是說明根據本發明的一個實施例的非易失性存儲器件的操作的時序圖。
具體實施例方式下面將參照附圖更加詳細地描述本發明的示例性實施例。然而，本發明可以用不同的方式來實施，並且不應當被理解為限於本文所提出的實施例。確切地說，提供這些實施例是為了使本說明書清楚且完整，並且將會向本領域技術人員完全傳達本發明的範圍。在本說明書中，相同的附圖標記在本發明的各個附圖和實施例中表示相同的部件。圖1說明的是在非易失性存儲器件的編程操作期間，在施加編程脈衝的編程脈衝持續時間內和在為編程操作執行驗證操作的編程驗證持續時間內位線電壓電平的移位。非易失性存儲器件的編程操作主要劃分成編程脈衝持續時間101和編程驗證持續時間102。在編程脈衝持續時間101期間，在位線加載持續時間Tl和泵浦持續時間(未圖示)中出現電流峰值，所述位線加載持續時間Tl用於設置和恢復位線。當已知位線加載持續時間Tl中位線的電容(CBL1 在施加編程脈衝時因位線之間的交叉耦合而導致的電容與位線的固有電容之和)、且已知位線加載持續時間Tl中位線的電壓變化(AVBLl)時，可基於等式I = CX △ V/T來檢測位線加載持續時間Tl的電流峰值。簡言之，編程脈衝持續時間101的電流峰值Il可表示如下Il = CBLlX AVBL1/T1 等式 1基於相同的原理，編程驗證持續時間102的電流峰值12可表示如下12 = CBL2X Δ VBL2/T2 等式 2其中CBL2表示在執行預充電操作(Τ2)時由於位線之間的交叉耦合所導致的電容與位線的固有電容之和；ΔνΒ 2表示在預充電操作(Τ2)期間位線的電壓變化。如圖1所示，由於位線加載持續時間Tl的電壓變化(AVBLl)比預充電操作持續時間T2期間位線的電壓變化△ VBL2大，因此非易失性存儲器件的編程操作中的最大電流峰值出現在位線加載持續時間Tl期間。在位線加載持續時間Tl期間位線電容(CBLl)與要編程的存儲器單元的數目密切相關。在編程操作的初始階段中，要對大量的存儲器單元進行編程。因此，位線電容CBLl 大。然而，在重複執行編程操作時，隨著要編程的存儲器單元的剩餘數目減少而禁止編程的存儲器單元的數目增加，位線電容CBLl減小。圖2示出在編程操作期間當重複地施加編程脈衝時，被編程的存儲器單元數目上的增加以及電流峰值的變化。參見圖2的上部部分，當第一次施加編程脈衝時，少量的存儲器單元被編程脈衝編程，但被編程脈衝編程的存儲器單元的數目(即，被編程的存儲器單元數目上的增加)響應於後續的編程脈衝而逐步地變多。接著，在被編程的存儲器單元數目上的增加達到峰值之後，所述增加響應於編程脈衝而逐步地變小。簡言之，被編程的存儲器單元數目上的增加可以通過高斯(Gaussian)分布來描述，在所述高斯分布中，隨著編程脈衝的施加，被編程的存儲器單元數目上的增加逐步地變大，且在達到峰值之後逐步地變小。參見圖2的下部部分，由於在編程操作的初始階段中要編程的存儲器單元的數目多(即，當已施加的編程脈衝的總數目相對小時)，故電流峰值高。然而，隨著編程操作繼續進行，電流峰值逐步地降低。具體而言，例如，響應於編程脈衝的施加，電流峰值大約在點 201處急劇地降低，在所述點201處被編程的存儲器單元數目上的增加最大。如上所描述的，隨著編程操作繼續進行，電流峰值逐步地減少。此處，如果在當前的高速緩存編程操作期間控制何時接收和儲存下一個編程操作的數據(例如，高速緩存數據)，則可以防止電流峰值由於高速緩存編程操作而增加，如下文詳細描述的。圖3是描述根據本發明的一個實施例的非易失性存儲器件的高速緩存編程方法的流程圖。參看圖3，在步驟S310中將當前編程操作的數據編程到存儲器單元陣列中。在存儲器單元陣列的當前編程操作期間，在步驟S320中檢查當前編程操作是否執行到至少編程完成的閾值點。以施加編程脈衝若干次的方式來執行步驟S310的當前編程操作。可以在每次施加編程脈衝時執行步驟S320的檢查過程，或可以在執行步驟S310 的當前編程操作時以預定的周期周期性地執行步驟S320的檢查過程。在步驟S320中，可以基於電流峰值是否充分地減少來進行關於當前編程操作是否已執行到超過編程完成的閾值點的判斷。舉例而言，當判斷是在與圖2的點201相對應的時間點之前進行時，可以確定編程操作尚未執行到編程完成的閾值點。然而，在與圖2的點201相對應的時間之後，可以確定編程操作已經執行到至少編程完成的閾值點。稍後將詳細地描述用於判斷編程操作是否已經執行到至少編程完成的閾值點的標準。當步驟S320的檢查過程的結果是確定當前編程操作尚未執行到編程完成的閾值點時(即，當確定電流峰值尚未充分減少時)，重複步驟S310中的將當前編程操作的數據編程到存儲器單元陣列中的編程過程。此處，在步驟S310的編程過程期間以周期性的方式重複地執行步驟S320，以判斷當前編程操作是否已執行到編程完成的閾值點。當步驟S320的結果是確定當前編程操作已執行到編程完成的閾值點時(即，當確定電流峰值充分減少時)，在當前編程操作的執行期間輸入下一個編程操作的數據。因而，在步驟S330中同時執行當前編程操作和下一個編程操作的數據的接收。在完成步驟S330 的過程之後(即，當完成當前編程操作且輸入了下一個編程操作的數據時)，對在步驟S330 中所輸入的數據進行編程(未示出)。此處，在步驟S330中可以響應於非易失性存儲器件的被使能的高速緩存就緒信號CACHE RB#(圖9所示)來接收下一個編程操作的數據。高速緩存就緒信號CACHE RB#是非易失性存儲器件傳送給存儲控制器的標誌信號。被使能的高速緩存就緒信號CACHE RB# 指示非易失性存儲器件就緒以接收下一個編程操作的數據。另一方面，被禁止的高速緩存就緒信號CACHE 1 #指示編程操作對於接收下一個編程操作的數據尚未就緒。圖4是描述根據本發明的第一實施例的非易失性存儲器件的高速緩存編程方法的流程圖。參見圖4，示出了步驟S320的一個具體實例，其中在步驟S3201進行關於施加編程脈衝的次數是否超過預定數目M的判斷。隨著多次施加編程脈衝至選中的字線來執行當前編程操作。此處，基於已施加編程脈衝的次數來進行編程操作程度的判斷。可以基於電流消耗量顯著減少時的時間點來確定數目M。例如，當假定平均施加 10次編程脈衝直到完成編程操作，且在已施加了編程脈衝達七次之後編程操作的電流消耗量減少時，可將預定次數M設定為等於7。在此情況下，在已施加編程脈衝達7次之後輸入下一個編程操作的數據。圖5是描述根據本發明的第二實施例的非易失性存儲器件的高速緩存編程方法的流程圖。參見圖5，示出了步驟S320的另一個具體實例，其中在步驟S320_2進行關於編程失敗的存儲器單元的數目是否小於指定數目N的判斷。隨著逐步地執行編程操作，編程失敗的單元的數目減少。此處，基於編程失敗的單元的數目來進行編程操作程度的判斷。可以基於電流消耗量顯著減少時的時間點來確定所述數目N。例如，假定在一個頁——頁可以是編程操作的存儲器單元的單位——中存在4000個存儲器單元，且在編程失敗的存儲器單元的數目減少到小於1000之後編程操作的電流消耗量顯著減少，則可將數目N設定為1000。在此情況下，在編程失敗的單元的數目已減少到小於1000之後輸入下一個編程操作的數據。圖6是描述根據本發明的第三實施例的非易失性存儲器件的高速緩存編程方法的流程圖。參見圖6，示出了步驟S320的另一個具體實例，其中在步驟S320_3進行關於完成編程的存儲器單元的數目是否超過指定數目X的判斷。隨著逐步執行編程操作，完成編程的存儲器單元的數目增加。此處，基於完成編程的單元的數目來進行編程操作程度的判斷。可以基於電流消耗量顯著減少時的時間點來確定所述數目X。例如，假定在一個頁中存在4000個存儲器單元且在完成編程的存儲器單元的數目增加到多於3000之後編程操作的電流消耗量減少，可將數目X設定為3000。在此情況下，在完成編程的存儲器單元的數目已增加到多於3000之後輸入下一個編程操作的數據。圖7是描述根據本發明的第四實施例的非易失性存儲器件的高速緩存編程方法的流程圖。圖8示出在多電平單元(MLC)的最低有效位(LSB)編程操作中閾值電壓A和B 的分布，以及在最高有效位(MSB)編程操作中閾值電壓C、D、E和F的分布。
結合圖3至圖6所描述的高速緩存編程方法可以應用於單電平單元(SLC)編程方法和多電平單元(MLC)編程方法兩者。而且，在MLC編程方法之中，可將上述高速緩存編程方法應用於最低有效位(LSB)編程方法和最高有效位(MSB)編程方法。簡言之，可將結合圖3至圖6所描述的高速緩存編程方法應用於所有的高速緩存編程方法。參見圖7，描述可應用於示例性的MSB編程方法的高速緩存編程方法。在圖7中，在步驟S320_4對MSB編程方法之中的針對多個目標閾值電壓電平D、E 和F中的至少一個目標閾值電壓電平D的編程操作(例如，MPVl編程操作)是否已完成進行檢查。當執行MSB編程操作時，首先完成針對第一目標閾值電壓電平的MPVl編程操作，接著完成針對第二目標閾值電壓電平的MPV2編程操作和針對第三目標閾值電壓電平的MPV3 編程操作。因此，當完成MPVl編程操作時，可以看出編程操作已執行到編程完成的閾值點。雖然圖7說明的是在完成MPVl編程操作之後輸入下一個編程操作的數據的情況， 但其僅是示例性的，且也可以其它方式來設計系統，例如，被設計成在完成MPV2編程操作之後輸入下一個編程操作數據的系統。圖9是根據本發明的一個實施例的非易失性存儲器件的框圖。參見圖9，非易失性存儲器件包括單元陣列910，所述單元陣列910包括多個存儲器單元；第一寄存器920_1和第二寄存器920_2，所述第一寄存器920_1和所述第二寄存器920_2被配置為儲存當前編程操作的數據以及下一個編程操作的數據；控制器930，所述控制器930被配置為在當前編程操作執行到編程完成的閾值點之後儲存下一個編程操作的數據；輸入/輸出(10)電路940，所述輸入/輸出(IO)電路940被配置為輸入/輸出數據；以及標誌輸出電路950，所述標誌輸出電路950被配置為輸出高速緩存就緒信號CACHE RB#。第一寄存器920_1和第二寄存器920_2儲存當前編程操作的數據以及下一個編程操作的數據。例如，當第一寄存器920_1儲存當前編程操作的數據時，第二寄存器920_2儲存下一個編程操作的數據。根據另一個實例，當第二寄存器9202儲存當前編程操作的數據時，第一寄存器920_1儲存下一個編程操作的數據。換言之，當將當前編程操作的數據儲存在第一寄存器920_1和第二寄存器920_2之中的任一寄存器中時，可將下一個編程操作的數據儲存在另一個寄存器中。控制器930檢查將當前編程操作的數據儲存到第一寄存器920_1和第二寄存器 920_2之中的任一寄存器(例如，第一寄存器920_1)中且編程到單元陣列910中的當前編程操作進行到何種程度，且在當前編程操作已進行到至少編程完成的閾值點時，控制器930 將高速緩存就緒信號CACHE RB#使能以將其輸出至標誌輸出電路950，使得下一個編程操作的數據可被儲存到另一個寄存器(例如，第二寄存器920_2)中。可以基於上文結合圖4 至圖7所描述的方法來確定當前編程操作是否已執行到編程完成的閾值點。當高速緩存就緒信號CACHE RB#被使能時，經由IO電路940將下一個編程操作的數據——高速緩存數據——輸入至非易失性存儲器件，且將輸入的數據儲存到寄存器(例如，第二寄存器9202)中。圖10是說明根據本發明的一個實施例的非易失性存儲器件的操作的時序圖。參見圖10，將當前編程操作的數據編程到單元陣列910中。在當前編程操作已進行到編程完成的閾值點時(即，在當前編程操作經過點1002時)，高速緩存就緒信號
8CACHERB#被使能，接著經由IO電路940輸入下一個編程操作的數據——高速緩存數據，且將數據儲存到寄存器中。圖10所示「INTERNAL RB#」為內部忙碌信號。在內部忙碌信號INTERNAL RB# 處於邏輯低電平的持續時間期間，非易失性存儲器件執行編程操作，而在內部忙碌信號 INTERNAL RB#處於邏輯高電平的持續時間期間，非易失性存儲器件不執行編程操作。當高速緩存就緒信號CACHE 1 #被使能的時刻與內部忙碌信號INTERNAL RB#被使能的時刻之間的時間比輸入下一個編程操作的數據所花費的時間(此時間為數據輸入時間)長時，可在不影響高速緩存編程操作的執行的同時減少電流峰值。根據本發明的技術，在當前編程操作執行到編程完成的閾值點之後輸入下一個編程的數據。因此，在不大量消耗電流的當前編程操作的持續時間期間輸入下一個編程的數據。結果是，可在高速緩存編程操作期間防止電流峰值增加。雖然已結合具體的實施例描述了本發明，但是對於本領域技術人員而言明顯的是，在不脫離所附權利要求所限定的本發明的主旨和範圍的情況下，可以進行各種變化和修改。
權利要求
1.一種非易失性存儲器件的高速緩存編程方法，包括以下步驟將當前編程操作的數據編程到存儲器單元陣列中；判斷所述當前編程操作是否已執行到編程完成的閾值點；以及在所述當前編程操作已執行到所述編程完成的閾值點時接收下一個編程操作的數據。
2.如權利要求1所述的高速緩存編程方法，其中，通過檢測已重複施加編程脈衝的次數來執行判斷所述當前編程操作是否已執行到所述編程完成的閾值點的步驟。
3.如權利要求1所述的高速緩存編程方法，其中，通過檢測編程失敗的單元的數目來執行判斷所述當前編程操作是否已執行到所述編程完成的閾值點的步驟。
4.如權利要求1所述的高速緩存編程方法，其中，通過檢測完成編程的單元的數目來執行判斷所述當前編程操作是否已執行到所述編程完成的閾值點的步驟。
5.如權利要求1所述的高速緩存編程方法，其中，所述當前編程操作是最高有效位編程操作，並且通過判斷所述最高有效位編程操作中的針對多個目標閾值電壓電平之中的至少一個目標閾值電壓電平的編程操作是否已完成，來執行關於判斷所述當前編程操作是否已執行到所述編程完成的閾值點的步驟。
6.如權利要求1所述的高速緩存編程方法，其中，當編程操作執行到所述編程完成的閾值點時，高速緩存就緒信號被使能以輸入所述下一個編程操作的數據。
7.如權利要求1所述的高速緩存編程方法，其中，在輸入所述下一個編程操作的數據時，將所述當前編程操作的數據編程到所述存儲器單元陣列中直到完成所述當前編程操作。
8.如權利要求1所述的高速緩存編程方法，其中，所述編程完成的閾值點是這樣的點 在響應於所述當前編程操作期間所施加的各個編程脈衝而被編程的存儲器單元數目上的增加之中，響應於所述當前編程操作期間所施加的編程脈衝而被編程的存儲器單元數目上的增加在所述點處最大。
9.如權利要求1所述的高速緩存編程方法，其中，在所述編程完成的閾值點之後，被編程的存儲器單元在數目上的增加響應於在所述當前編程操作期間施加的各個編程脈衝而逐步地減少。
10.一種非易失性存儲器件，包括單元陣列，所述單元陣列包括多個存儲器單元；第一寄存器和第二寄存器，所述第一寄存器和所述第二寄存器被配置為儲存當前編程操作的數據和下一個編程操作的數據；以及控制器，所述控制器被配置為在所述當前編程操作執行到編程完成的閾值點之後儲存所述下一個編程操作的數據。
11.如權利要求10所述的非易失性存儲器件，其中，所述控制器被配置為在所述當前編程操作已執行到所述編程完成的閾值點之後將高速緩存就緒信號使能。
12.如權利要求10所述的非易失性存儲器件，其中，所述控制器被配置為通過判斷已施加編程脈衝的次數來判斷所述當前編程操作是否已執行到所述編程完成的閾值點。
13.如權利要求10所述的非易失性存儲器件，其中，所述控制器被配置為通過判斷編程失敗的單元的數目來判斷所述當前編程操作是否已執行到至少所述編程完成的閾值點。
14.如權利要求10所述的非易失性存儲器件，其中，所述控制器被配置為通過判斷完成編程的單元的數目來確定所述當前編程操作是否已執行到所述編程完成的閾值點。
15.如權利要求10所述的非易失性存儲器件，其中，所述當前編程操作為最高有效位編程操作，並且所述控制器被配置為通過判斷所述最高有效位編程操作中的針對多個目標電平之中的至少一個目標電平的編程操作是否已完成，來判斷所述當前編程操作是否已執行到所述編程完成的閾值點。
全文摘要
本發明提供一種非易失性存儲器件的高速緩存編程方法，包括以下步驟將當前編程操作的數據編程到存儲器單元陣列中；判斷當前編程操作是否已執行到編程完成的閾值點；以及在當前編程操作已執行到編程完成的閾值點時接收下一個編程操作的數據。
文檔編號G11C16/34GK102568569SQ20111042628
公開日2012年7月11日 申請日期2011年12月19日 優先權日2010年12月21日
發明者樸世泉, 金有聲 申請人:海力士半導體有限公司