具有垂直層疊跨接的存儲單元設計的製作方法
2023-05-30 03:10:46 2
專利名稱：具有垂直層疊跨接的存儲單元設計的製作方法
技術領域：
本發明涉及存儲單元設計。具體地，本發明涉及具有垂直層疊跨接的存儲單元設計。
靜態隨機存取存儲器(SRAM)頻繁地用於集成電路器件中。例如，SRAM單元的陣列用做高速微處理器的高速緩衝存儲器。SRAM的一個這種應用是在California Santa Clara的Intel Corporation出售的PentiumPro處理器的2級(L2)高速緩衝存儲器中。
SRAM單元陣列一般包括多個相同的SRAM單元，每個單元用於存儲器的每一位。例如，用於PentiumPro處理器的256K L2高速緩衝存儲器需要上百萬的SRAM單元來實現。隨著陣列尺寸的增加，有用的管芯空間浪費了，並且製造成本增加。因此需要儘可能地減少單個SRAM單元的尺寸，以使SRAM陣列的尺寸不變得太大，不浪費管芯空間和不變得太昂貴。
SRAM設計的一個例子圖示在
圖1中。6個電晶體的SRAM單元10包括兩個互補金屬氧化物半導體(CMOS)反相器。第一個反相器包括電晶體110和111。第二個反相器包括電晶體112和113。兩個旁路電晶體114和115用於選擇SRAM進行讀出和寫入操作。
要寫入單元10，將適當的寫數據(DATA)放置在位線(BIT)上，它的補碼(DATA#)放置在BIT#線上。然後根據電晶體114和115的柵極確定字線(WL)，DATA寫入到單元10。要讀出單元，BIT和BIT#預先充電。此後確定WL，分別通過電晶體112或111將BIT或BIT#放電。作為選擇，靜態上拉(Pull up)(未顯示)可以填加到BIT和BIT#線以消除預先充電的需要。
除了PMOS電晶體110和113由其它的公知上拉裝置例如耗盡電晶體和增強電晶體或電阻器代替外，另一現有技術的SRAM單元設計與單元10類似。另一現有技術的SRAM單元包括一個而不是兩個電晶體來控制BIT和WL信號。此外，類似的現有技術的SRAM單元包括兩個埠或字線來控制輸入和輸出單元的數據傳輸。
這些現有技術的SRAM單元設計的類似之處在於全都需要使用跨接連接，例如存儲單元10內的跨接連接120和121。跨接連接120將包括電晶體110和111的第一反相器的輸入連接到包括電晶體112和113的第二反相器的輸出。此外，跨接連接121將包括電晶體112和113的第二反相器的輸入連接到包括電晶體110和111的第一反相器的輸出。
典型的現有SRAM器件-層布線使用相同的掩模層在相同的材料中實現兩個跨接。由此SRAM單元的布線看起來象圖2的單元20。跨接220和221都在布線的第一金屬層中實現。該單元布線20的缺點是跨接220和221必須相互並排地設置，增加了SRAM單元的尺寸。
圖3示出了另一現有的SRAM器件層布線，其中兩個跨接320和321在柵層中實現，通常由多晶矽製成。同樣由於跨接320和321都在相同的器件層中實現，因此它們必須並排放置。
圖4示出了使用柵層以及局部互連層的第三個現有的SRAM單元40的器件-層布線。跨接420和421最初在柵層中實現，柵層到電晶體的源或漏的連接通過局部互連層420a-b和421a-b實現。局部互連層與一般的第一或第二級金屬層的不同之處在於局部互連直接澱積在暴露的多晶矽和電晶體器件的擴散區的頂部。即使使用局部互連層，跨接420和421也必須並排地設置，增加了SRAM單元需要的面積量。
從以上現有的SRAM單元布線的討論可以知道，需要提供一種SRAM單元布線，其中單元的尺寸可以最小化。
此外，要減少製造成本，需要提供一種使用現有的工藝材料、參數和設計規則設計的最小尺寸的SRAM單元。由此需要的SRAM單元設計不需要改變半導體工藝來實現。
本發明描述一種具有垂直層疊跨接的半導體存儲單元。該存儲單元包括具有第一輸入和第一輸出的第一電晶體反相器，具有第二輸入和第二輸出的第二反相器。第一和第二電晶體用第一和第二跨接連接耦合。第一跨接連接將第一輸入連接到第二輸出。第二跨接連接將第二輸入連接到第一輸出。兩個跨接連接包括半導體製造工藝中的不同導電層。因此兩個跨接連接垂直地層疊在彼此的上部，以減少存儲單元布線的面積。
本發明藉助例子的方式圖示出，但並不局限於附圖，其中圖1示出了現有技術的六個電晶體SRAM單元。
圖2示出了現有技術帶金屬跨接的SRAM單元的布線。
圖3示出了現有技術帶柵級互連跨接的SRAM單元的布線。
圖4示出了現有技術帶柵級互連和局部互連跨接的SRAM單元的布線。
圖5示出了本發明的一個實施例的布線設計。
圖6示出了圖5的布線設計的截面。
圖7示出了本發明的第二個實施例的布線設計。
圖8示出了圖7的布線設計的截面。
下面介紹具有垂直層疊跨接的存儲單元設計。在下面的說明中，陳列出大量的具體細節，例如具體的材料、工藝參數和布線技術，以便於完全理解本發明。然而，顯然對於本領域的技術人員來說不需要使用這些具體細節也可以實施本發明。另一方面，沒有詳細介紹公知的工藝方法或材料以避免混淆本發明。
本發明的存儲單元的一個實施例包括6個電晶體的SRAM單元設計，跨接垂直地層疊在單元布線內。換句話說，一個跨接連接的大部分設置在SRAM單元布線內的其它跨接連接的頂部。
此外，作為設計選擇，存儲單元可以包括多於或少於6個電晶體，除了反相器之外可以包括其它公知的邏輯門。而且，存儲單元可以包括動態隨機存儲(DRAM)單元。不過必要的是存儲單元要使用跨接，並且跨接在某種程度上相互垂直地重疊。
圖5示出了本發明的第一實施例。存儲單元50包括PMOS電晶體510和513，和NMOS電晶體511和512。跨接520在金屬互連層中實現，跨接521在柵層中實現。這種排列在沿存儲單元50的線530截取的圖6的剖面圖中較好地示出。
圖6示出了存儲單元50的不同層。如圖6所示，部分跨接620設置在跨接621上，即它們「垂直地層疊」。這種垂直的層疊可以實現是由於跨接620在第二金屬互連層中實現，並且跨接621在柵層中實現。下面將進一步地介紹根據本發明製備存儲單元50的方法。
注意，電晶體器件510-513未在圖6中示出。金屬氧化物半導體(MOS)電晶體的設計和製備方法在本領域中公知，因此不再詳細介紹。
圖6的第一層600包括半導體襯底。對於本發明的一個實施例，襯底包括矽(Si)。此外，襯底可以包括如砷化鎵(GaAs)等的其它公知的適宜半導體材料。
在器件510-513和半導體襯底600的上部為場介質層601。在一個實施例中，介質層601包括二氧化矽(SiO2)，並通過幾種公知的化學汽相澱積(CVD)工藝中的一種形成在襯底600上。此外，介質層601可以由熱生長形成。
在介質層601的上部為包括柵層的跨接621。同樣在柵層中示出的是連接電晶體512和513的柵的互連622。在一個實施例中，跨接621包括可以是摻雜或未摻雜的多晶矽。此外，跨接621包括另一適宜材料用做電晶體的柵接觸。在另一實施例中，跨接621還包括一層矽化鈦(TiSi2)、或顯示出低薄層電阻的另一金屬或金屬矽化物。
根據多晶矽澱積技術，例如幾種公知CVD技術中的一種首先澱積柵材料(即多晶矽)形成跨接621。此後，光刻膠或另一適宜掩模材料層旋塗在多晶矽上。曝光並顯影光刻膠，限定出如跨接621等的形貌。腐蝕多晶矽生成需要的形貌，並除去光刻膠。
介質層670形成在跨接621的頂部。對於一個實施例，介質層670包括硼磷矽玻璃(BPSG)。此外，介質層670可以包括磷矽玻璃(PSG)層。而且，介質層670可以包括如氮化矽(Si3N4)的擴散阻擋層。對於一個實施例，介質層670由CVD工藝形成。此外，介質層670可以由熱生長、濺射、或通過旋塗玻璃澱積技術形成。
掩模材料(即光刻膠)旋塗在介質上並構圖限定出用於接觸630a和630b的開口。然後根據如反應離子腐蝕(RIE)等的公知腐蝕技術腐蝕介質。
然後用導電材料填充接觸630a和630b。對於一個實施例，導電材料包括用CVD工藝澱積的鎢(W)。此外導電材料包括另一公知的接觸材料，例如鋁。而且，導電材料可以通過如濺射或蒸發等的其它澱積技術澱積。導電材料還包括一層或多層鈦(Ti)或氮化鈦(TiN)，用於提高接觸材料的粘附性並提供擴散阻擋層。
對於本發明的一個實施例，在進行下面的步驟之前，用化學機械拋光系統拋光襯底以平面化鎢和介質。
然後第一金屬互連層澱積在襯底上。第一金屬互連層包括金屬線640a、640b和640c。線640a將跨接620連接到柵層622，柵層622為電晶體512和513的輸入。線640b將跨接621連接到電晶體512和513的輸出。金屬線640c將跨接620連接到電晶體510和511的輸出。對於一個實施例，第一金屬互連層包括鋁(Al)。此外，金屬互連層包括鋁和銅(Cu)的合金。作為另一種選擇，第一金屬層包括一層或多層鈦(Ti)或氮化鈦(TiN)。應該知道顯示出需要的特性(例如低電阻率、易於形成和腐蝕、在機械應力和處理中穩定)的其它導電材料可以用做第一金屬互連層，且不脫離本發明的範圍。
通過包括但不限於CVD、蒸發和濺射的幾種公知的澱積技術中的一種形成第一金屬互連層。此後，通過施加掩模材料(即光刻膠)層、構圖並顯影以及根據公知的金屬腐蝕技術進行金屬腐蝕，限定出金屬線640a-c。例如，可以使用反應等離子體或反應離子腐蝕技術。腐蝕後去掉光刻膠。
然後層間介質(ILD)層680形成在第一金屬互連層的頂部。對於一個實施例，ILD層680包括二氧化矽(SiO2)，並根據CVD澱積技術形成。然後構圖並腐蝕介質層680，如上所述，形成用於通孔650a和650b的開口。對於一個實施例，之後用化學機械拋光法平面化ILD層680。通孔650a用於將跨接620連接到金屬線640a，由此將跨接620連接到金屬線640a，將跨接620連接到包括電晶體512和513的反相器的輸入。通孔650b將跨接620連接到金屬線640c，由此將跨接620連接到包括電晶體510和511的反相器的輸出。
通孔650a和650b由導電材料例如鎢(W)填充。或者另外由一層或多層鈦(Ti)或氮化鈦(TiN)填充通孔。應該知道其它合適的導電材料例如鋁(Al)可以用於填充通孔650a和650b，並且不脫離本發明的範圍。
使用如CVD、蒸發或濺射等的公知金屬澱積技術澱積導電材料。對於一個實施例，在進行下面的步驟之前，進行化學機械拋光平面化導電材料。
然後在第二級層間互連材料內形成跨接620。第二級層間互連材料的形成與第一級層間互連材料類似。對於一個實施例，跨接620包括鋁(Al)。或者，跨接620還包括一層或多層鈦(Ti)或氮化鈦(TiN)。應該知道，幾種公知導電材料中的一種可以用於第二金屬互連層，並且不脫離本發明的範圍。對於另一實施例，第二金屬互連層包括比第一金屬互連層更厚的金屬層，以便減少第二金屬層的電阻。
根據以上介紹的介質澱積方法，在第二金屬互連層的頂部上形成介質層。第三金屬互連層可選地澱積在介質的頂部，如圖6中的接觸660a和660b所示。
圖7示出了本發明的另一實施例。圖7為與圖5的單元50類似的六個電晶體SRAM單元的布線設計。存儲單元70與存儲單元50的不同之處在於跨接720在第一金屬互連層內實現，跨接721由兩個互連實現，第一互連包括柵層，第二互連包括局部的互連層。跨接721的互連721a將包括電晶體712和713的反相器的輸出連接到跨接721的互連721b。跨接721的互連721b完成到包括電晶體710和711的反相器的輸入的連接。
圖8示出了沿線730截取的圖7的存儲單元的截面。襯底800和介質層801與襯底600和介質層601類似，由此可以由上述參考圖6詳細介紹的方法形成。
跨接820包括第一金屬互連層。跨接821包括兩個互連821a和821b。互連821a包括局部互連層，下面將進一步詳細介紹。互連821b由柵層形成，與圖6的跨接621類似。由此根據以上參考圖6的跨接621介紹的方法實現互連821b。
互連821a在局部互連層內實現。局部互連層包括直接位於如互連721b等柵層頂部的導電材料，以及同樣在如電晶體713和712的源和漏等擴散區頂部的導電材料。對於一個實施例，局部互連層包括鈦(Ti)。或者，局部互連層包括氮化鈦(TiN)或鎢(W)。局部互連層可以包括許多適於器件互連的公知的導電材料中的一種。根據如CVD、蒸發或濺射等的公知澱積方法澱積導電材料形成局部互連層。然後構圖(即，用光刻膠和以上介紹的腐蝕步驟)導電材料產生互連821b。
互連822由柵材料形成，用於連接電晶體713和714的柵。對於一實施例，互連822包括多晶矽，並根據結合圖6的跨接621和互連622介紹的方法形成。
介質材料層澱積在跨接821a、821b和822的頂部。此後形成接觸830a將跨接820連接到包括電晶體712和713的反相器的輸入。
跨接820包括以上參考圖6的第一金屬互連層介紹的方法澱積和腐蝕的第一金屬互連層。跨接820將包括電晶體712和713的反相器的輸入連接到包括電晶體710和711的反相器的輸出。
另一介質層澱積在跨接820的頂部，此後形成第二層間金屬互連層(未顯示)。之後介質層和金屬層可以根據需要交替。如圖8所示，兩個互連860a和860b包括用於連接其它電路的第三金屬互連(未顯示)。
在以上詳細的說明中，介紹了垂直層疊跨接的存儲單元設計。現已參考具體的材料、製備方法和布線設計選擇介紹的本發明的存儲設計。然而，應該理解可以對其進行不同的修改和變型且不脫離本發明的範圍。
例如，在第一金屬互連層中實現一個跨接，在第二金屬互連層中實現另一個。形成存儲單元中使用的特定製備工藝將影響許多設計選擇。因此，說明書和附圖應為說明性的而非限制性的。
權利要求
1．一種半導體存儲單元，包括具有第一輸入和第一輸出的第一反相器；具有第二輸入和第二輸出的第二反相器；包括第一導電層的第一跨接連接，所述第一跨接連接將所述第一輸入連接到所述第二輸出；以及包括第二導電層的第二跨接連接，所述第二跨接連接將所述第二輸入連接到所述第一輸出，其中所述第二跨接連接垂直地層疊在部分所述第一跨接連接的頂部。
2．根據權利要求1的半導體存儲單元，其中所述第一反相器包括n型的金屬氧化物半導體(NMOS)電晶體和p型的金屬氧化物半導體(PMOS)電晶體。
3．根據權利要求1的半導體存儲單元，其中所述第二反相器包括n型的金屬氧化物半導體(NMOS)電晶體和p型的金屬氧化物半導體(PMOS)電晶體。
4．根據權利要求1的半導體存儲單元，其中所述第一跨接連接包括含有局部互連層的第一互連和含有多晶矽層的第二互連。
5．根據權利要求1的半導體存儲單元，其中所述第二導電層澱積在介質層上，所述第二導電層包括金屬層。
6．根據權利要求1的半導體存儲單元，其中所述第一導電層包括柵層。
7．根據權利要求1的半導體存儲單元，其中所述第一導電層包括第一金屬層，所述第二導電層包括第二金屬層，其中所述第一和第二金屬層具有設置在其間的介質層。
8．根據權利要求1的半導體存儲單元，其中所述第一跨接連接的材料包括選自多晶矽、鈦、矽化鈦、氮化鈦和鎢組成的組的材料；所述第二跨接連接的材料包括選自鋁、銅、鈦和氮化鈦的組的材料。
9．一種半導體存儲單元，包括具有第一輸入和第一輸出的第一邏輯門；具有第二輸入和第二輸出的第二邏輯門；第一跨接連接將所述第一輸入連接到所述第二輸出，其中所述第一跨接連接包括所述半導體存儲單元的第一導電層；以及第二跨接連接將所述第二輸入連接到所述第一輸出，其中所述第二跨接連接包括所述半導體存儲單元的第二導電層，並且其中所述第二跨接連接的大部分垂直地覆蓋所述第一跨接連接。
10．根據權利要求9的半導體存儲單元，其中所述第一邏輯門包括互補金屬氧化物半導體(CMOS)反相器。
11．根據權利要求9的半導體存儲單元，其中所述第二邏輯門包括互補金屬氧化物半導體(CMOS)反相器。
12．根據權利要求9的半導體存儲單元，其中所述第一導電層包括柵層。
13．根據權利要求9的半導體存儲單元，其中所述第一導電層包括局部互連特徵和柵互連特徵。
14．根據權利要求9的半導體存儲單元，其中所述第二導電層澱積在介質層上，所述第二導電層包括金屬層。
15．根據權利要求9的半導體存儲單元，其中所述第一導電層包括第一金屬層，所述第二導電層包括第二金屬層，其中所述第一和第二金屬層具有設置在其間的介質層。
16．根據權利要求12的半導體存儲單元，其中所述第一導電層包括多晶矽。
17．根據權利要求13的半導體存儲單元，其中所述局部互連特徵的材料包括選自鈦、氮化鈦和鎢組成的組的材料。
18．根據權利要求14的半導體存儲單元，其中所述第一和第二導電層包括鋁。
19．一種半導體存儲單元器件-層布線，包括具有第一輸入和第一輸出的第一反相器器件布線；具有第二輸入和第二輸出的第二反相器器件布線；第一跨接連接布線，用於連接所述第一輸入和所述第二輸出；以及第二跨接連接布線，用於連接所述第二輸入和所述第一輸出，其中所述第二跨接連接布線的大部分設置在所述第一跨接連接布線的頂部。
20．根據權利要求19的器件-層布線，其中所述第一電晶體器件布線包括互補金屬氧化物半導體(CMOS)反相器。
21．根據權利要求19的器件-層布線，其中所述第二電晶體器件布線包括互補金屬氧化物半導體(CMOS)反相器。
22．根據權利要求19的器件-層布線，其中所述第一跨接連接布線包括柵層。
23．根據權利要求19的器件-層布線，其中所述第一跨接連接布線包括局部互連層和柵層。
24．根據權利要求19的器件-層布線，其中所述第二跨接連接布線包括金屬層。
25．根據權利要求19的器件-層布線，其中所述第一跨接連接布線包括第一級金屬層，所述第二跨接連接布線包括第二級金屬層。
全文摘要
一種具有垂直層疊跨接(520,521)的存儲單元(50)。在現有的存儲單元中,存儲單元內的跨接連接在相同的器件層中實現。由於在布線設計中需要跨接並排地設置。所以浪費了有用的設計空間。本發明在不同的器件層上用不同的材料實現跨接。因此跨接可以垂直地層疊於彼此的頂部,減少了存儲單元的面積。
文檔編號H01L27/11GK1222254SQ97194710
公開日1999年7月7日 申請日期1997年3月20日 優先權日1996年3月28日
發明者M·T·波爾, J·K·格雷森 申請人:英特爾公司