能夠通過有效地使用數據線提高生產能力的信息處理方法和信息處理裝置的製作方法
2023-04-24 19:48:11
專利名稱：能夠通過有效地使用數據線提高生產能力的信息處理方法和信息處理裝置的製作方法
技術領域：
本發明通常涉及一種信息處理方法和一種信息處理裝置。更詳細地說，本發明是指一種能夠提高具備有一CPU、一存貯器、多個輸入/輸出(I/O)裝置、一直接存貯存取控制器(DMAC)和至少二條總線，同時有效地使用這些總線的信息處理裝置的吞吐量的信息處理方法/裝置。
通常，在本技術領域中信息處理裝置是公知的。例如，在圖27中所示的1993年公開的日本待審專利平5-274250披露了一種常規的信息處理裝置。
這種常規的信息處理裝置主要由單片微處理器1、直接存貯存取控制器(DMAC)2、輸入/輸出(I/O)裝置3和外部存貯器4所構成。這種結構的各元件通過外部總線5而相互連接。這種單片微處理器1是以這樣方式構成的，即在一單個半導體晶片上製造有中央處理單元(CPU)6、內部存貯器7、總線仲裁器8和內部(數據)總線9。CPU6、內部存貯器7和總線仲裁器8通過內部總線9而相互連接。CPU6包括用來控制在內部總線9和CPU6之間的連接/斷開的總線控制器10。總線控制器10將來自總線仲裁器8的請求信號輸入到其內，並將應答信號提供給總線仲裁器8。該請求信號表明總線仲裁器8請求釋放該內部總線9。應答信號表明該總線仲裁器8允許釋放該內部總線9。
總線仲裁器8與內部總線9和外部總線5相連接。用於請求釋放外部總線5和內部總線9的外部請求從DMAC2輸入到總線仲裁器8。另外，該總線仲裁器8將用來允許釋放外部總線5和內部總線9的外部應答信號提供給DMAC2。響應模式選擇位的狀態根據DMAC2該總線仲裁器8可以僅僅釋放外部總線5同時隔斷內部總線9和外部總線5之間的連接。另外，總線仲裁器8可以釋放任何的內部總線和外部總線，在這種狀態下外部總線5與內部總線9相連接。該模式選擇位11的狀態可根據從CPU6和DMAC2提供的程序而重寫。總線仲裁器8向CPU6的總線控制器10提供重試信號。這個重試信號用來當佔用外部總線5並且將數據轉換到I/O裝置3或外部存貯器4的DMAC2被置為寫狀態時重試CPU6的總線周期。
在常規的信息處理裝置中，利用這種裝置即使當該程序被執行時，該總線仲裁器會使得DMAC2的操作狀態由於重寫該模式選擇位11而轉換並且將外部請求信號從DMAC2提供給總線仲裁器8。其結果CPU6和DMAC2可以並行地使用它們的數據總線，從而提高了CPU6的工作速率因此使得整個生產能力提高。這些工作狀態包括第一到第三狀態。在第一狀態中，外部總線5和內部總線9均不被釋放。在第二狀態中，與外部總線5和內部總線9被連接時，這些數據總線中的任何一條被釋放。在第三狀態中，僅僅外部總線5被釋放。總線仲裁器8將第一狀態轉換為第二狀態或第三狀態。總線仲裁器8可將第二狀態或第三狀態中的任一狀態轉換成第一狀態。另外，總線仲裁器還將第二狀態轉換成第三狀態。
在上述常規信息處理裝置中，在總線仲裁器8中斷外部總線5和內部總線9之間的連接的第三種條件之下，CPU6和DMAC2可以使用分別於該單片微處理器1的內側和外側的內部總線9和外部總線5。
但是，在該總線仲裁器8將外部總線5串接到內部總線9的第一狀態和第二狀態的情況下，CPU6或SMAC2的任一個同時佔用外部總線5和內部總線9。結果，隨後的同時處理操作則不可能被執行。例如，當CPU6讀取在外部存貯器4中存貯的數據時，DMAC2將在內部存貯器7中所存貯的數據轉換到I/O裝置3。
在這種情況中，CPU6或DMAC2的任何一個都必須中斷上述處理操作。
其結果，該常規信息處理具有這樣一個缺點。即，限制了CPU6的操作速率的提高，也就是說，應改善常規信息處理裝置的生產能力。這個缺點即使當在上述日本待審專利申請的圖27中的所有的該構成元件被製做在一單片結構中時也不可能被克服。
本發明是要解決上述缺點，因此，本發明的一個目的是欲提供能夠提高CPU的操作速率，並且進而能夠提高該整個信息處理系統的吞吐量的一種信息處理裝置和信息處理方法。
為了實現上述目的，根據本發明的第一方面，一種信息處理裝置包括相互獨立提供的至少第一和第二數據總線；與第一和第二總線中的至少一個總線相連的用來輸入/輸出數據的多個輸入/輸出裝置，用來控制該輸入/輸出裝置的數據輸入/輸出操作，同時佔用至少第一數據總線的第一控制裝置；和用來請求在佔用至少第一數據總線時控制輸入/輸出裝置的數據輸入/輸出操作的第一控制裝置釋放所佔用的第一數據總線，並且還用來響應於第一控制總線釋放第一數據總線當佔用第二數據總線，或第一和第二數據總線時控制該輸入/輸出裝置的數據輸入/輸出操作的第二控制裝置。
另外，為了實現上述目的，根據本發明的第二方面，一信息處理裝置包括相互獨自地所提供的至少第一和第二數據總線；與第一和第二總線中的至少一條總線相連的用來輸入/輸出數據的多個輸入/輸出裝置，用來控制該輸入/輸出裝置的數據輸入/輸出同時佔用至少第一數據總線的第一控制裝置；和用來請求第一控制裝置以釋放所佔用的第一數據總線，並且響應於通過第一控制裝置釋放第一數據總線用來控制該輸入/輸出裝置的數據輸入/輸出操作同時佔用至少第二數據總線的第二控制裝置；其中第一控制裝置根據從第二控制裝置所給出的第一數據總線的釋放請求和第一控制裝置自己的操作狀態來釋放請求釋放的第一數據總線。
在根據本發明的第一和第二方面的該信息處理裝置，第一及第二數據總線、多個輸入/輸出裝置和第一及第二控制裝置被製做在構成一單片微處理器單個晶片上。
另外，優選權等級被預置到多個輸入/輸出裝置的數據輸入/輸出操作；和響應於所預置的優選權級，第二控制裝置請求第一控制裝置釋放由第一控制裝置所佔用的至少第一數據總線，並且響應於第一控制裝置的第一數據總線的釋放當佔用第二數據總線時控制多個輸入/輸出裝置的數據輸入/輸出操作。
另外，當第一控制裝置控制輸入/輸出裝置的數據輸入/輸出操作同時至少佔用該第一數據總線，並且導致第二控制裝置控制該輸入/輸出裝置的數據輸入/輸出操作同時至少佔用第二數據總線時，第一控制裝置向第二控制裝置提供有關在輸入/輸出裝置中執行一數據輸入/輸出控制的信息；和第二控制裝置根據所提供的信息請求第一控制裝置至少釋放第一數據總線，並且還根據由第一控制裝置對第一數據總線的釋放控制該輸入/輸出裝置的數據輸入/輸出操作同時佔用至少第二數據總線。
另外，響應於從該輸入/輸出裝置所發出的這個數據請求被輸入/輸出、一電腦程式、和一外部電源請求中的一個請求，第二控制裝置請求第一控制裝置至少釋放第一數據總線；並且還根據由第一控制裝置的第一數據總線的釋放控制該輸入/輸出裝置的數據輸入/輸出操作同時至少佔用第二數據總線。
另外，第一控制裝置和第二控制裝置中的一個請求第一控制裝置和第二控制裝置的另一個釋放至少一條第一和第二數據總線的部分；並且還根據由第一控制裝置和第二控制裝置的另一個對至少一條第一和第二數據總線的部分的釋放而控制該輸入/輸出裝置的數據輸入/輸出操作同時佔用至少一條第一和第二數據總線的部分。
根據本發明的第一或第二方面的信息處理裝置進一步包括至少連接到第一和第二數據總線的總線連接裝置，因此多個輸入/輸出裝置通過第一和第二控制裝置中的一個在該總線連接裝置的控制下經過總線連接裝置被連接到第一和第二數據總線中的任何一條總線從而輸入/輸出該數據。
另外，第一控制裝置和第二控制裝置由一CPU(中央處理單元)和一DMAC(直接存貯存取控制器)所安置。
該DMAC包括一連接到CPU的通道控制單元；一連接到第一和第二數據總線的數據控制單元；一連接到第一和第二數據總線的地址控制單元；和一連接到該通道控制單元的DMA控制寄存器。
另外，多個輸入/輸出裝置包括至少一定時器、一A/D轉換器和一串行接口。
根據本發明的第一或第二方面的信息處理裝置進一步包括一連接到第一和第二數據總線的內部存貯器，用來在第一和第二控制裝置的控制下存貯該數據。
為了實現上述目的，根據本發明的第三方面的信息處理裝置的構成為各自獨立提供的至少第一和第二內部數據總線；至少一外部數據總線；用來輸入/輸出數據的與第一和第二內部總線的至少一條相連接的多個內部輸入/輸出裝置；用來輸入/輸出數據的與至少一外部數據總線相連接的多個外部輸入/輸出裝置；用來控制內部輸入/輸出裝置的數據輸入/輸出操作同時至少佔用該第一內部數據總線的第一控制裝置；和用來請求控制內部輸入/輸出裝置的數據輸入/輸出操作同時至少佔用第一內部數據總線的第一控制裝置釋放所佔用的第一數據總線，並且還響應於第一控制裝置的第一內部數據總線的釋放以及根據外部數據總線的佔用狀態用來該輸入/輸出裝置的數據輸入/輸出操作同時佔用第二內部數據總線，或第一和第二內部數據總線的第二控制裝置。
為了實現上述目的，根據本發明第四方面的一信息處理裝置包括有相互獨立提供的至少第一和第二內部數據總線；至少一外部數據總線；連接到第一和第二內部數據總線至少一個的用來輸入/輸出數據的多個內部輸入/輸出裝置；連接到至少一外部數據總線的用來輸入/輸出數據的多個外部輸入/輸出裝置；用來控制該內部輸入/輸出裝置的數據輸入/輸出操作同時至少佔用第一內部數據總線的第一控制裝置；用來請求第一控制裝置釋放所佔用的第一內部數據總線，並且還響應於由第一控制裝置的第一內部數據總線的釋放和根據外部數據總線的佔用條件用來控制該輸入/輸出裝置的數據輸入/輸出操作同時佔用第二數據總線的第二控制裝置；其中第一控制裝置根據來自第二控制裝置的釋放請求以及第一控制裝置自身的一操作條件釋放第一內部數據總線。
在根據發明的第三或第四方面的信息處理裝置中，第一和第二內部數據總線、多個內部輸入/輸出裝置、第一和第二控制裝置和至少一個外部總線控制器以單片計算機形式製做在一單個晶片上。
另外，優先權級被預置到多個內部輸入/輸出裝置的數據輸入/輸出操作中；和根據所預置的優先級，第二控制裝置請求第一控制裝置釋放由第一控制裝置所佔用的至少第一內部數據總線，並且還響應於通過第一控制裝置的第一內部數據的釋放控制多個內部輸入/輸出裝置的數據輸入/輸出操作同時佔用第二內部數據總線。
另外，與第一控制裝置控制該內部輸入/輸出裝置的數據輸入/輸出操作同時佔用至少第一內部數據總線，並且還導致第二控制裝置控制該第二內部數據總線的數據輸入/輸出操作同時佔用至少第二內部數據總線時，第一控制裝置向第二控制裝置提供在內部輸入/輸出裝置中所執行的有關數據輸入/輸出控制的信息；和第二控制裝置根據所提供的信息請求第一控制裝置釋放至少該第一內部數據總線，並且還根據通過第一控制裝置釋放第一內部數據總線控制該內部輸入/輸出裝置的數據輸入/輸出操作同時至少佔用第二內部數據總線。
另外，響應於從該內部和外部輸入/輸出裝置所發出的數據請求被輸入/輸出、一電腦程式和一外部電源的請求中的一個請求，第二控制裝置請求第一控制裝置釋放至少第一內部數據總線；並且還根據通過第一控制裝置的第一內部數據總線的釋放來控制內部輸入/輸出裝置的數據輸入/輸出操作同時佔用至少第二數據總線。
另外，第一控制裝置和第二控制裝置中的一個請求第一控制裝置和第二控制裝置中的另一個釋放第一和第二內部數據總線中的至少一個的一部分；並且還根據由第一控制裝置和第二控制裝置中的另一個的第一控制裝置和第二控制裝置中的至少一個的該部分的釋放控制該內部輸入/輸出裝置的數據輸入/輸出操作同時佔用第一和第二內部數據總線中至少一條總線的該部分。
根據本發明的第三或第四方面的信息處理裝置，進一步包括與至少第一和第二內部數據總線相連的總線連接裝置，因此在通過第一和第二控制裝置的該總線連接裝置的控制之下多個內部輸入/輸出裝置通過總線連接裝置被連接到第一和第二內部數據總線的任一總線從而輸入/輸出該數據。
另外，該第一控制裝置和第二控制裝置由一CPU(中央處理單元)和一DMAC(直接存貯存取控制器)所安置。
另外，該DMAC包括一連接到CPU的通道控制單元；一連接到第一和第二內部數據總線的數據控制單元；一連接到第一和第二內部數據總線的地址控制單元；和一連接到該通道控制單元的DMA控制寄存器。
該多個內部輸入/輸出裝置包括至少一個定時器、-A/D轉換器和一串行接口。
根據本發明的第三或第四方面的該信息處理裝置進一步包括一連接到第一和第二內部數據總線的內部存貯器，用來在第一和第二控制裝置的控制下存貯數據。
另外，根據本發明第五方面的一信息處理方法，包括有用來在第一控制裝置的控制下控制由與第一和第二數據總線中的至少一個相連的多個輸入/輸出裝置所執行的數據輸入/輸出操作同時至少佔用第一數據總線的第一控制步驟；用來在第二控制裝置的控制下請求第一控制裝置釋放第二數據總線，在第一控制步驟中不佔用第二數據總線，在那裡由多個輸入/輸出裝置的數據輸入/輸出被控制同時佔用第一數據總線的第二控制步驟；用來根據該請求和第二控制裝置的操作條件判斷第二控制裝置釋放的第二數據總線是否設有由第二控制裝置自己所佔用，並且隨後用來向第一控制裝置通知該判斷結果的第三控制步驟；和根據從第二控制裝置所發出的通知在第一控制裝置的控制下用來控制多個輸入/輸出裝置的數據輸入/輸出操作同時佔用未被第二控制裝置佔用的第二數據總線的第三控制步驟。
本發明的上述和其它的目的、優點和特性將結合附圖在下面的說明中予以說明。
圖1的框圖示出了根據本發明第一實施例的信息處理裝置的內部配置；圖2的框圖示出了圖1所示的第一信息處理裝置中所採用的一DMAC(直接存貯存取控制器)的內部配置；圖3的框圖表明了在第一信息處理裝置中所採用的一通道控制單元的內部配置；圖4示出了在第一信息處理裝置中進入優先權級的一總線請求信號的各位BREQ0至BREQ3和構成一DMA控制寄存器的4個通道的數之間的關係；圖5的框圖用來表明在第一信息處理裝置中所採用的一數據控制單元的內部配置；圖6的框圖用來表示該DMA控制寄存器的內部配置；圖7的框圖用來表示在第一信息處理裝置中的第一通道的電路配置；圖8示出了第一信息處理裝置的一存貯器映象的結構；圖9的流程圖用來說明用來向DMAC提供一確認信號ACK的第一信息處理裝置的操作；圖10示出了用來說明在DMA轉換期間在第一通道中所執行的操作的一時序；圖11示出了用來說明在第一信息處理裝置中在一單一步長轉換模式中在DMA轉換操作期間其它信號和內部總線的取出狀態之間關係的一個例子的時序；圖12示出了用來說明在第一信息處理裝置中在一單一轉換模式中在DMA轉換操作期間其它信號和內部總線的取出狀態之間關係的一個例子的時序。
圖13的時序用來說明在第一信息處理裝置中在該總線請求信號BREQ的各個位BREQ0到BREQ3、通道有效信號TCA的各個位TCA0到TCA3和通道清除信號CHC之間的關係的一個例子；圖14的時序說明在第一信息處理裝置中在該總線請求信號BREQ的位BREQ0到BREQ3被置為有效狀態的情況下在該單一轉換模式中在DMA轉換操作期間其它信號和該內部總線的取出狀態之間關係的一個例子；圖15的時序說明在第一信息處理裝置中在該總線請求信號BREQ0的位BRFQ0到BREQ3被置為有效狀態的情況下在單一步長轉換模式中的DMA轉換操作期間其它的信號和該內部總線的取出狀態之間關係的一個例子；圖16的時序說明說明在第一信息處理裝置中在該總線請求信號BREQ的位BREQ0到BREQ3被置為有效狀態的青況下在程序塊轉換模式中的DMA轉換操作期間其它的信號和該內部總線的取出狀態之間關係的一個例子；圖17的方框圖用來說明根據本發明的第二實施例的信息處理裝置的一內部配置；圖18示出了在第二信息處理裝置中在5種狀態的過渡、內部請求信號INREQ的各個位置INREQ0到INEQ1和一內部請求信號的值之間的關係；圖19的框圖用來表示在圖16中所示的第二信息處理裝置中所採用的一DMC(直接存貯存取控制器)的內部配置；圖20的框圖用來表明在第二信息處理裝置中所採用的通道控制單元的內部配置；圖21的框圖用來表明在該第二信息處理裝置中所採用的外部總線控制器的內部配置；
圖22示出了在第二信息處理裝置中所採用的一存貯器映射的構成；圖23的時序用來說明在第二信息處理裝置中各個信號和各個總線狀態的過渡之間的關係的一個例子；圖24的時序用來說明在第二信息處理裝置中各個信號和各個總線狀態的過渡之間的關係的一個例子；圖25的時序用來說明在第二信息處理裝置中各個信號和各個總線狀態的過渡之間的關係的一個例子；圖26的框圖用來表明根據本發明的第三實施例的一信息處理裝置的一配置；圖27的框圖用來表明常規信息處理裝置的配置。
下面參照附圖詳細說明本發明的各個最佳實施例。
圖1的框圖示出了根據本發明的第一實施例的一信息處理裝置21的整個配置。
如該圖所示，這個信息處理裝置21由CPU(中央處理單元)22、DMAC(直接存貯存貯控制器)23、內部存貯器24、定時器25、AD(模擬-邏輯轉換器26、第一和第二串行接口27/28和二個內部總線29/30所構成。這些構成部件被製做在一半導體晶片上，即製做在一單片微計算機上。CPU22、DMAC23和內部存貯器24通過可轉換32位數據的內部總線29而相互連接，反之CPU22、DMAC23、定時器25、A/D轉換器26和第一/第二串行接口27/28通過可轉換16位數據的內部總線30而相互連接。
CPU22控制電路與內部總線29/30連接/斷開，並且包括有一總線控制器31。用來取出內部總線29的信號被提供到內部總線29/用來釋放內部總線30的信號被從內部總線30得到。總線控制器31根據從DMAC32所轉換的2位請求信號「REQ」和CPU22的操作條件來判斷允許釋放該內部總線中的一條總線還是兩條總線。該2位請求信號表示用來釋放該內部總線29/30中的一條或兩條總線的請求。然後，總線控制器31向DMAC23提供表明該判斷結果的確認信號「ACK」。
現在來說明該請求信號REQ的一值和被釋放的內部總線29/30之間的關係。在該第一實施例中，當該請求信號REQ的值變為「00」時，該請求信號請求不釋放內部總線29和30兩條總線。類似地，當該請求信號REQ的值變為「01」時，該請求信號請求僅釋放內部總線29。當該請求信號REQ的值變為「10」時，該請求信號請求僅釋放內部總線30。當該請求信號REQ的值變為「11」時，該信號請求釋放內部總線29和30。
響應於4位內部請求信號IREQ和4位外部請求信號EEQ等，該DMAC23產生上述請求信號REQ並隨後將這些所產生的請求信號REQ提供給總線控制器31。4位內部請求信號IREQ是由內部請求信號IREQ0至IREQ3所構成用來請求內部總線29和30的一釋放，並且這些內部請求信號是從諸如定時器25之類的四個I/O裝置所提供。4位外部請求信號EREQ表明該內部總線29和30被請求釋放，並且是從一外部信號源所提供的。另外，因為一確認信號ACK是從總線控制器31提供給DMAC23的，所以該DMAC23控制在諸如內部存貯器24和定時器25之類的這些I/O裝置之中的數據的DMA轉換操作，或在內部存貯器24的各個地址之中的數據的DMA轉換操作。
應注意的是，總線控制器是在諸如內部存貯器24和定時器25之類的I/O裝置中被提供的。總線控制器控制內部總線29或內部總線30中的一條總線與各個I/O裝置之間連接/斷開。當該請求信號REQ的值變「00」時CPU22控制所有的總線控制器。當該請求信號REQ的值變為除「00」之外的任何值時，該DMAC23控制包括在CPU22中所採用的總線控制器31的所有總線控制器。
DMAC的內部配置下面將參照圖2到7來說明上述DMAC23的一內部配置。該DMAC23主要由一通道控制單元32、一數據控制單元33、一地址控制單元34和一DMA控制寄存器35所構成。
如圖3所，該通道控制單元32主要由一「或」門36、一優先級編碼器37和一DMA周期定序器38所構成。
由該DMA控制寄存器33所提供的4位內部清求信號IREQ、4位外部請求信號EREQ和4位軟體請求信號SREQ被送入該「或」門36。該「或」門36將這些輸入信號進行「或」運算以將所產生的4位總線請求信號BREQ提供給優先級編碼器37。
根據自該「或」門36所提供的總線請求信號BREQ，該優先級編碼器37產生一4位通道有效信號TCA並且向DMA控制寄存器35和DMA周期定序器38提供這個4位通道有效信號TCA。因為圖4中所示的關係可以確定在該總線請求信號BREQ的各個位BREQ0到BREQ3之間的關係，並4個數量的通道構成該DMA控制寄存器35(後面將要討論)，所以4位通道有效信號TCA的各位TCA0至TCA3基本上由用於下式(1)至(4)的該總線請求信號BREQ的各位BREQ0至BREQ4所產生TCA0=BREQ0…(1)TCA1=(/BREQ0)BREQ1…(2)TCA2=(/BREQ0)(/BREQ1)BREQ2…(3)TCA3=(/BREQ0)(/BREQ1)(/BREQ2)BREQ3…(4)在上述式(1)至(4)中，具有符號「1」的一位是沒有給出意指「1」的值的一位，即在有效狀態之下，反之沒有符號「1」的一位是給出意指「0」的值的一位，即在非有效狀態之下。
該通道有效信號TCA可由自該DMA周期定序器38所提供的通道清除信號CHC而被無效。應當注意的是術語「優先級」意指在零通道43至第三通道46之中的一通道優先級。第0通道43擁有最高優先級，第一通道44和第二通道45擁有的優先級要低於最高優先級，而第三通道46的優先級最低。結果，在內部請求信號IREQ、外部請求信號EREQ和軟體轉換請求信號SREQ之中不存在優先級。也就是，第一信號擁有最高的優先級。另外，可以在相對於這些通道的第一通道的這些信號之中設置優先級。
當該通道有效信號TCA輸入到DMA周期定序器38中時，該DMA周期定序器38向DMA控制寄存器35提供3位地址計數讀取選通脈衝ACRS以便接收從由該通道有效信號TCA所驗證的DMA控制寄存器35的該通道所提供的16位DMA地址信號DMAD和16位DMA控制信號DMC。響應於DMA地址信號和DMA控制信號，DMAC23對用來執行該各種控制的DMA周期初始化。3位地址計數器讀取選通脈衝ACRS用來構成DMA控制寄存器35的各個通道的源地址寄存器、目標地址寄存器和字節計數寄存器提供讀/寫定時信號(後面將要討論)。該DMA地址信號是由源地址SAD、目標地址DAD、字節計數值BC等所構成。該源地址SAD表明在相應於數據轉換源的諸如內部存貯器24和定時器25之類的I/O裝置的存貯器映射的相關地址(後面將其稱之為「源」)。目標地址DAD表明在相應於數據轉換目標的諸如內部存貯器24和定時器25的I/裝置的存貯器映射的相關地址(後面將稱之為「目標」)。該DMA控制信號DMC是由從字節計數值BC中減去的一值「β」和一位移值「α」等所構成。該位移值「αβ」表示每執行一次DMA轉換操作有多少個源地址SAD和目標地址DAD的字節被更新。與8位數據被轉換時，該位移值「α」變為1，反之當16位數據被轉換時，這個全移值「α」變為2。當32位數據被轉換時，這個位移值變為4。
該DMA周期定序器38對由該DMA地址信號DMAD所指明的源地址SAD和目標地址DAD解碼以便判斷哪一個DMA轉換被執行。然後，這個DMA周期定序器38向CPU22的總線控制器31輸出一響應於藉助於由DMA控制信號DMC所表明的DMA周期(即2周期轉換或飛越轉換中的一種)的判斷的一請求信號REQ。然後，當從總線控制器31提供一確認信號ACK時，該DMA周期定序器38產生一數據控制信號DTC和地址控制信號ADC。該數據控制信號DTC指示該數據輸入/輸出到內部總線29和30。地址控制信號指示該地址輸出到內部總線29和30。該DMA周期定序器38向數據控制單元33和地址控制單元34分別提供該所產生的數據控制信號DTC和產生的地址控制信號ADC。
在該實施例中，術語「2周期轉換」意指呈現2總線周期的一種數據轉換模式，即在1周期期間被轉換的數據是從該源中所讀取的，在1周期期間該被讀取數據寫入該目的。術語「飛越轉換意指一般的數據轉換模式，這個飛越轉換被用來轉換在內部存貯器24和外部I/O裝置之間的數據，並且該DMA轉換是在1總線周期之內被完成的。
另外，該DMA周期定序器38向DMA控制寄存器35提供作為一移動信號DPL的移動值「α」和從字節計數值BC被減去的值「β」。
數據控制單元的內部配置如圖5所示，該數據控制單元33主要由數據總線控制器39、數據鎖存器41和總線周期控制器40所構成。
響應於該數據控制信號DTC，該數據總線控制器39產生一總線周期控制信號BCC和一數據鎖存啟動DLE並且隨後將總線周期控制信號BCC提供給總線周期控制器40和數據鎖存器41。響應於從該數據總線控制器39所提供的總線周期控制信號BCC，該總線周期控制器40根據任何一個或所有的內部總線29和內部總線30而初始化該總線周期從而通過一數據總線42向數據鎖存器41提供自內部總線29和內部總線30中的任何一個所輸入的數據。另外，這個總線周期控制器39通過數據總線42輸入由該數據鎖存器41所鎖存的數據，並且隨後向內部總線29和內部總線30的任何一個輸出這個被輸入的數據。響應於從該數據總線控制器39所提供的數據鎖存啟動DLE，該數據鎖存器41通過數據總線42鎖存從總線周期控制器40所提供的數據。
響應於從該通道控制單元32所提供的地址控制信號ADC，該地址控制單元34向內部總線29和30輸出一地址。
DMA控制寄存器的內部配置如圖6所示，上述DMA控制寄存器35主要由4組通道，即第0通道43至第3通道46；二片塊選擇器47和48；和一加/減裝置49所構成。在CPU22的控制下諸如源地址SAD之類的各種數據可以通過內部總線30經過第3通道46自第0通道43讀取/寫入第0通道43。從第0通道43輸出到第三通道46的DMA地址信號DMAD0到DMAD3被輸入到選擇器47。在這些DMA地址信號之中，由該通道有效信號TCA所選擇的一地址信號被作為來自選擇器47的一DMA地址信號DMAD被輸出，並且隨後這個DMA地址信號DMAD被提供給該通道控制單元32和相加/相減裝置49。該相加/相減裝置49將自選擇器47所提供的DMA地址信號DMAD和自通道控制單元32所提供的位移信號DPL相加/相減以輸出一計算結果COUT。該計算結果COUT在一地址計數器讀取通道脈衝ACR的下降沿被寫入相應通道的相應寄存器。另外，從第0通道43到第三通道46所輸出的DMA控制信號DMC0至DMC3被輸入到選擇器48中。在這些DMA控制信號中，由該通道有效信號TCA所選擇的這樣一個控制信號被作為一來自這個選擇器48的一DMA控制信號而被輸出，並且隨後將這個DMA控制信號DMC提供給通道控制單元32。另外，從第0通道43到第3通道46輸出的軟體轉換請求信號SREQ0到SREQ3直接地構成一4位軟體請求信號SREQ並且隨後這個4位軟體轉換請求信號SREQ被提供給該通道控制單元32。
第0通道的內部配置如圖7所示，第0通道43主要由一源地址寄存器50、一目標地址寄存器51、一字節計數寄存器52、一通道控制寄存器53和一選擇器54所構成。
源地址SAD、目標地址DAD和字節計數值BC在CPU22的控制下可以通過內部總線30從/向該源地址寄存器50、目標地址寄存器51和字節計數寄存器52讀取/寫入。在該第0通道43通過通道有效信號TCA而被有效的情況下，選擇器54選擇從在寄存器50到52之中的一寄存器(假定在這種情況下是源地址寄存器50)中所提供的這樣一個信號(即，在這種情況中是源地址SAD)，並且隨後輸出這個所選擇的信號作為DMA地址信號DMAD。在該地址計數器讀取選通脈衝ACRS的有效狀態之下，這個寄存器相應於3位。其結果，這個DMA地址信號DMAD。將再次由選擇器47選擇以作為DMA地址信號DMAD而輸出。此後，在相加/相減裝置49中這個DMA信號DMAD被相加到從該通道控制單元32所提供的移位信號DPL/從該通道控制單元32所提供的移位信號DPL中減去這個DMA地址信號DMAD。結果，在該地址計數器讀選通脈衝ACRS的下降沿處該計算結果COUT被寫入第0通道43的源地址寄存器50。因此，該源地址SAD和其它值以這種方式被更新。
類似地，在CPU22的控制下該通道控制寄存器53的被寄存的內容可通過內部總線30被讀出/寫入，即，位移值「α」、值「β」從字節計數值BC、DMA轉換類型和模式和軟體轉換需求中被減去。除該軟體轉換需求之外的所有被寄存的內容作為來自該通道控制寄存器53的DMA控制信號DMC。而輸出以提供給選擇器48。在這種情況中，在該DMA轉換類型和模式之中的該DMA轉換類型意指上述2周期轉換和飛越(flyby)轉換。另外，作為DMA轉換模式，存在有一單一轉換模式、單一步長轉換模式和塊轉換模式。在單一轉換模式中，每次該DMA轉換操作是一次完成，DMAC23釋放該取出總線，和該DMA周期定序器38輸出一通道清除信號CHC。在單一步長轉換模試中，每一次該DMA轉換操作是一次完成，該DMAC23以相類似方式釋放該取出總線為上述單一轉換模式。另外，這個通道的DMA轉換操作被執行直至有效通道的字節計數值變為0為止。當該字節計數值變為0時，DMA周期定序器38輸出該通道清除信號CHC。
在該塊傳送模式中，一旦該DMAC23接收該DMA傳送請求，DMA23執行該通道的DMA轉換操作直到有效通道的字節數值變為0為止，在這期間即使當發出對於具有比當前通道的優先級更高優先級的一通道的一DMA傳送需求時，該當前通道也不變化，並且CPU的字節周期也不中斷。當該字節計數值變為0時，DMA周期定序器38輸出通道清除信號CHC。
該軟體傳送需求由一軟體傳送請求信號SREQ0，一與從其它通道，即第一通道44到第三通道46所提供的軟體傳送請求信號SREQ1至SREQ3相結合的4位軟體傳送請求信號SREQ所構成。然後，這個軟體傳送請求信號SREO0被提供給通道控制單元32。
應注意的是，圖6和7中所示的三個選擇器47、48和54中的任何選擇器輸出一所有位均為「0」的信號，以防止在該選擇信號的所有位均為0，即通道有效信號TCA和地址計數器讀選通脈衝ACRS是在非有效狀態下的情況中產生該操作。
應注意的是，因為剩餘的第一到第三通道44至46的構成與上述第0通道43的構成是基本相同的，所以這裡省略了其說明。
第一信息處理裝置的操作下面將說明具有上述配置的第一信息處理裝置的第一信息處理裝置的各種操作。首先，假設第一信息處理裝置的一存貯器映射結構如圖8所示。在圖8中，地址「P」到「q-1」被分配到定時器；地址「q」到「(r-1)」被分配到用來構成A/D轉換器26的一取樣存貯器；和地址「r」至「(S-1)」被分配到用來構成第一串行接口27的一第一串行控制寄存器。另外，地址「S」到「t-1」被分配到用來構成第二串行接口28的一第二串行控制寄存器；和地址「U」到「FFFFFF」被分配到該內部存貯器24。
然後，在該實施例中，如下的假設被利用。也就是，在一預置頻率由A/D轉換器26取樣一模擬信號從而轉換成一數位訊號。所得結果的Y字節被轉換到由在2周期DMA轉換模式和單一步長DMA轉換模式中該地址「X」後面的地址所指明的該內部存貯器24的存貯區域。在這種情況下，還假定由該A/D轉換器26所請求的DMA數據轉換操作擁有第二較高優先級，並且指定用來構成該DMA控制寄存器35的第一通道44。另外，在這中情況中，還假定在這一級中該CPU22開始控制該A/D轉換器26，由CPU22取出該內部總線29和內部總線30，並且這些總線請求信號BREQ的任何一信號並不處於有效狀態。
首先，當CPU22在執行一程序期間取出一命令代碼並且這個命令代碼被用於由A/D轉換器26A/D轉換該模擬信號時，用來作為一源而構成該A/D轉換器26的該取樣存貯器的地址「q」通過內部總線作為一源地址而被轉換到DMAC23的DMA控制寄存器35。另外，作為目標的內部存貯器24的地址「X」同樣通過內部總線30作為一目標地址DAD而轉換給該DMAC23的DMA控制寄存器35。另外，作為一字節計數值BC而被轉換的該數據的字節數「Y」同樣通過內部總線30而轉換到DMAC23的DMA控制寄存器35。另外，該2周期轉換模式和單一步長轉換模式作為該DMA轉換操作的典型和模式同樣通過內部總線30而傳送給DMAC23的DAM控制寄存器35。另外，從該字節計數值BC中減去的位移值「α」和值「β」同樣通過內部總線30而轉換到DMAC23的DMA控制寄存器35。此外，通過內部總線30一取樣操作開始命令被發送到A/D轉換器26。
其結果，在第一通道44中，地址「q」、地址「X」、和字節數「Y」被分別寫入源地址寄存器50、目標地址寄存器51和字節計數寄存器52，反之從字節計數值PC、DMA轉換類型(在這種情況中為2周期轉換類型)和DMA轉換模式(在這種情況中為單一步長轉換模式)被寫入該通道控制寄存器53。當A/D轉換器26通過內部總線30自CPU22接收該取樣操作開始命令時，A/D轉換器26將輸入邏輯信號A/D變換為相應於一預選的取樣頻率的數位訊號以得到該Y字節數字數據。這個Y字節數據一旦被存貯到該內部取樣存貯器，隨後該內部請求信號IREQ1被提供給該DMAC23。
因為該內部請求信號IREQ1通過圖3所示的「或」門36作為請求信號BREQ而被提供給優先編碼器37，所以在這種情況下響應於總線請求BREQ這個優先編碼37根據上述式(2)產生能使第一通道44生效的一通道有效信號TCA。然後，該優先編碼器37將所產生的通道有效信號TCA提供給DMA控制寄存器35和DMA周期定序器38。
當輸入能使第一通道44生效的該通道有效信號TCA時，DMA周期定序器38將30位地址計數器讀取選通脈衝ACRS提供給DMA控制寄存器35。其結果，DMA控制寄存器35以這樣一樣方式在第一通道44中將所選擇信號作為DMA地址信號DMAD1提供給DMA周期定序器38，選擇器54順序地選擇自源地址寄存器50所提供的源地址SAD、自目標地址寄存器51所提供的目標地址DAD、和自字節計數寄存器52所提供的字節計數值BC。另外，選擇器47和48選擇自第一通道44所提供的DMA地址信號DMAD1和DMA控制信號DMC1，並且隨後將這些所選擇的信號作為一DMA地址信號DMAD和DMA控制信號DMC提供給DMA周期定序器38。
因為DMA周期定序器38對由DMA地信號DMAD所指明的源地址SAD和目標地址DAD解碼，所以這個DMA周期定序器38可以判定以DMA轉換模式所轉換的數據從A/D轉換器26轉換到內部存貯器24。因此，DMA周期定序器38在由該DMA控制信號DMC所指明的總線周期中將相應於它的請求信號REQ輸出到CPU22的總線控制器31。在這種情況中，DMA周期定序器38將具有「11」值的這樣一請求信號REQ以2周期轉換模式輸出到CPU22的總線控制器22。具有「11」的這個請求信號REQ被利用於請求內部總線29和30的釋放。
從總線控制器提供給DMAC的確認信號現在參照圖9的一流程圖來說明將確認信號ACK從總線控制器31提供給DMAC23的操作。
當從DMAC23提供該2位請求信號REQ時，在步驟SP1中該總線控制器31判斷這個所提供的請求信號REQ的值是否等於「01」。換句話說，該總線控制器31判斷是否僅僅請求釋放內部總線29。在這種情況中，因為這個所提供的請求信號REQ的值是等於「11」，所以在步驟1中的判斷結果為「否」，並且隨後該處理操作前進到步驟SP2。
反之，如果上述步驟SP1的判斷結果等於「是」，則意味著僅需釋放內部總線29，則處理操作前進到另一步驟SP4。
另一方面，在步驟SP2中總線控制器31判斷該請求信號REQ的值是否等於「10」。換句話說，該總線控制器31判斷是否僅請求釋放內部總線30。在這種情況中，因為這個所提供的請求信號REQ的值等於「11」，所以在步驟SP2中的判斷結果變為「否」，並且隨後處理操作前進到步驟SP3。
反之，在上述步驟SP2的判斷結果等於「是」的情況，意味著僅需釋放內部總線30，該處理操作前進到步驟SP4。
在上述步驟SP3，總線控制器31判斷該請求信號REQ的值是否等於「11」。換句話說，總線控制器31判斷是否請求釋放內部總線29和內部總線30。在這種情況中，因為所提供的請求信號REQ的值等於「11」，所以在步驟SP3中該判斷結果變為「是」，並且隨後處理操作前進到上述步驟SP4。
反之，在上述步驟SP3的判斷結果等於「否」的情況下，意味著既不請求釋放內部總線29也不請求釋放內部總線30，則該處理操作前進到另一步驟SP6。
在步驟SP4，總線控制器31檢驗CPU22是否是執行該總線周期。也就是，該總線控制器31檢驗內部總線29和30是否被使用。在這個判斷結果變為是的情況下，上述判斷被反覆地被執行。隨後，與CPU22完成目前所執行的總線周期並且該總線控制器31確認這個完成時，在步驟SP4中的該判斷結果變成「否」，並且隨後該處理操作前進到步驟SP5。
另一方面，總線控制器31各DMAC32提供該確認信號ACK同時將該確認信號保持為有效狀態。
在上述操作中，在步驟SP4中所確定的處理操作涉及稱之為「CPU周期挪用」的DMA轉換系統中的一個。但是，本發明明顯地並不限於這個CPU周期挪用系統。另外，本發明的信息處理裝置還可使用其它的DMA轉換系統，例如使用通過利用內部存貯器24的未佔用時間而轉換該數據的存貯器周期挪用系統和通過寫入該持續輸入而中止CPU22的操作的該互鎖轉換系統，並且在中止CPU22的操作的同時轉換該數據。
之後，當總線控制器31將確認信號ACK提供給DMA周期定序器38時，該DMA周期定序器38可以識別內部總線29和內部總線30是不易受影響的，並且因此控制該總線控制器31以便斷開在CPU22和各個內部總線29和30之間建立的電連接。另外，DMA周期定序器38控制各自的內部存貯器24和A/D轉換器26的總線控制器(未詳細示出)以便分別在內部存貯器24、A/D轉換器26和內部總線29、30之間電連接。另外，DMA周期定序器38產生分別提供給數據控制單元33和地址控制單元34的一數據控制信號DTC和一地址控制信號ADC。這個數據控制信號DTC被用來指示來自內部總線29的數據的輸入和將該數據輸出到內部總線30。另外，這個地址控制信號ADC用來指示將目標地址DAD輸出到內部總線29和將源地址SAD輸出到內部總線30。
在DMA4傳送操作間第一通道的操作下面將參照圖6、圖7和圖10中所指明的時序圖來說明在DMA轉換操作期間第一通道44的操作。在本實施例中使用了下述假設。也就是，如圖10(5)至10(7)所示，地址「q」被作為源地址SAD被設置到第一通道44的源地址寄存器50。地址「X」被作為目標地址DAD被設置到目標地址寄存器51。字節數「Y」作為字節計數值BC被設置到字節計數寄存器52。這些地址「q」、地址「X」和字節數「Y」通過內部總線30從CPU22被提供。
另外，如圖10(2)到圖10(4)所示，因為從該DMA周期定序器38所提供的地址計數讀取選通脈衝ACRS的所有位ACRS0到ACRS2均被置為非有效狀態，所以如圖10(8)所示，這樣一個其中所有的位均為「0」的DMA地址信號DMAD1從選擇器54被輸出。另外，因為響應於由A/D轉換器26發出的請求而現在執行DMA轉換操作，所以能使第一通道44有效的通道有效信號TCA被送入如圖6所示的選擇器47並且還輸出選擇器47所選擇的DMA地址信號DMAD1。
當在這樣一條件下當與該時鐘CK(見圖10(1))同步的地址計數器讀取選通脈衝ACRS是來自該DMA周期定序器38時，響應於圖10(2)至圖10(4)所指明的地址計數器讀取選通脈衝ACRS的各個位ACRS0到ACR52的上升沿，該選擇器54順序選擇地址「q」、地址「X」和字節數「Y」。然後，這個選擇器54順序輸出所選擇的地址和字節數作為DMA地址信號DMAD1(見圖10(2))。
其結果，DMA地址信號DMAD1通過選擇器54和47作為DMA地址信號DMAD而被輸出，並且隨後在該相加/相減裝置49中將其相加到移位信號DPL/從移位信號DPL中減去，即從該通道控制單元32中提供移位值「α」，和從字節計數值BC中減去值「β」。該計算的結果，即「q+α」、「X+α」和「Y-β」被順序寫入到源地址寄存器50、目標地址寄存器51和字節計數寄存器52，如圖10(5)到圖10(7)所示，上述操作是在圖10(2)到圖10(4)所示的地址計數器讀取選通脈衝ACRS的各位ACRS0到ACRS2的上升緣上進行的。
然後，響應於圖10(2)到10(4)所示該地址計數器讀取選通脈衝ACRS的各個位ACRS0到ACRS2的下一個上升緣，選擇器54順序選擇新的地址「q+α」、「X+α」和新的字節計數值「Y-β」以將這些所選擇的值作為DMA地址信號DMAD1(見圖10(8))輸出。
如上所述，源地址SAD、目標地址DAD和字節計數值BC被順序更新，並且隨後所更新的地址和值作為DMA地址信號DMAD被提供給DMA周期定序器38。
其結果，當如圖10(8)所示的DMA地址信號被提供給DMA周期定序器38時，該DMA周期定序器38響應於被順序更新的源地址SAD、目標地址DAD、和字節計數值BC而產生數據控制信號DTC和地址控制信號DAD。DMA周期定序器38向數據控制單元33和地址控制單元34提供這些數據控制信號DTC和地址控制信號ADC。
因此，地址控制單元34響應於從通道控制單元32順序提供的地址控制信號ADC通過內部總線29和30而向內部存貯器24和A/D轉換器26輸出該地址。因此，響應於從該通道控制單元32順序提供的數據控制信號DTC該數據控制單元33初始化與內部總線29和30相關的總線周期，通過內部總線30從A/D轉換器26的相關地址所寫入的數據由數據鎖存器41鎖存。因此，這個被鎖存的數據通過內部總線29被轉換到內部存貯器24的相關地址。
如上所述，在A/D轉換器26的取樣存貯器中所存貯的Y字節數據通過內部總線30、DMAC23和內部總線29被DMA轉移到內部存貯器24的存貯區域，它是以2周期轉換類型和單一步長轉換模式在地址「X」之後的這些地址處被規定的。
在單一步長轉換模式中的DMA傳送操作圖11的時序圖示出了在上述單一步長轉換模式中的DMA轉換操作期間內部總線29和30的其它信號和取出條件BMS之間關係的一個例子。在圖11(2)中，標記「CPU」和「DMA」表明在有關的總線周期中，或者CPU22或者DMAC23取出請求被釋放的內部總線29和30中的任何一條，反之取出內部總線29和30二條。這個含意同樣用於在圖12和圖14到圖16所示的其它關係。從圖11中可清楚的看到，當該請求信號(即，在這種情況中的內部請求信號IREQ1)一旦被提供在單一步長轉換模式中時(見圖11(1)),DMAC23釋放該內部總線29和30，每次取出的DMA轉換操作一次完成。通道有效信號TCA的位TCA1是在有效狀態下(見圖11(4)直至被有效的通道44的字節計數值BC變為0為止。當第一通道44的DMA轉換操作是連續的並且字節計數值BC變為0時，DMA周期定序器38輸出通道清除信號CHC(見圖11(3))。結果，該通道有效信號TCA被無效並且位TCA1進入非有效狀態(見圖11(4))。應注意的是，在請求信號的有效狀態期間當CPU22不使用內部總線29和30時，DMA轉換操作被連續執行，這操作同樣用於圖12和圖14到16的操作。
在單一傳送模式中的DMA傳送操作圖12的時序圖說明在單一轉換模式中在該DMA轉換操作期間內部總線29和30的其它信號和取出條件BMS之間的關係的一個例子。在這個單一轉換模式中，一旦該請求信號(即，在這青況中為內部請求信號IREQ1)被提供(見圖12(1))，則該DMAC23釋放內部總線29和30，每一時間取出的DMA轉換操作一次完成，並且該DMA周期定序器38輸出該通道清除信號CHC。在請求信號進入非有效狀態之後，當相同的請求信號再次進入該有效狀態(見圖12(1))時，該DMAC23取出內部總線29和30以執行DMA轉換操作。
在上述操作中，內部請求信號從一單個I/O裝置輸入到DMAC23中。接下來，將說明在多個內部請求信號IRREQS、內部請求信號EREQ或軟體轉換請求信號SREQ被輸入到DMAC23的情況中的各種操作。
上述內部請求信號IREQ、外部請求信號EREQ和軟體傳送請求信號SREQ通過用來構成DMAC23的通道控制單元32的「或」門36進行「或」運算以產生4位總線請求請信號BREQ並隨後提供給優先級編碼器37(見圖3)。應注意的是該總線請求信號BREQ的各個位BREQ0至BREQ3相應於第0通道43到第三通道46。第0通道43擁有最高優先級，第一通道44擁有第二較高優先權級，第二通道45擁有第三較高優先級，和第三通道擁有最低優先權級。因此，如圖13(1)至13(4)所示，當該總線請求信號BREQ的各個位BREQ0到BREQ3變化時，則根據圖13(5)到13(8)中所示的上述優先級順序該優先級編碼器37改變通道有效信號TCA的各個位TCA0到TCA3，並且隨後輸出具有所變化位的通道有數信號TAC。
換句話說，因為第0通道43擁有最高優先級，所以在該總線請求信號BREQ的位BREQ0中的變化等於在總線請求信號BREQ的位TCA的位TCA0中的變化。也就是說，輸出相應於總線請求信號BREQ的位BRREQ0的請求信號的I/O裝置和其它裝置可以執行完全精足該要求的DMA轉換操作。
另外，因為第一通道擁有第二較高優先級，所以該總線請求信號BREQ的位BREQ1中的變化等於該通道有效信號TCA的位TCA1中的變化，該位BREQ0的部分不在有效狀態下。換句話說，輸出相應於總線請求信號BREQ的位BREQ1的請求信號的I/O裝置的其它裝置可以執行具有基本滿足該要求的DMA轉換操作。因此，輸出具有較低優先級順序的請求信號的I/O裝置和其它裝置不能執行能滿足根據較低的優先級順序的要求的DMA轉換操作。
應注意的是，在該相關通道中的單一步長轉換模式和塊轉換模式中通過DMA周期定序器38判斷字節計數寄存器52的字節計數值BC的值而完成在該相關通道中的DMA操作之前，如圖13(9)中所示的通道清除信號CHC被立即輸出。例如，在該字節計數值B5C2的值等於「+1」的情況中，當在某一總線周期中DMA轉換操作被一次編碼時，該DMA周期定序器38可以判斷在用於在下一總線周期操作的DMA轉換期間該DMA操作被完成。
在總線請求信號的有效狀態之下存單一傳送模式中的DMA傳送操作圖14的時序圖示出了在該總線請求信號BREQ的位BREQ0和位BREQ3被置為有效狀態的情況下在該單一轉換模式中在DMA轉換操作期間該內部總線29和30的其它信號和取出條件BMS之間的關係的一個例子。從該時序圖可看出，因為在時間間隔「T1」只有該總線請求信號BREQ的位BREQ3是在有效狀態下，所以相應於位BREQ3的通道有效信號TCA的位TCA3被進入有效狀態每一時間該DMA轉換操作被執行1次，並且對於相應於位BREQ3的請求信號這種裝置可執行DMA轉換操作。但是，在該位BREQ3是在有效狀態之下的一時間間隔T2內的一時間周期T21中，因為具有較高優先權級的位BREQ0是在有效狀態之下，所以相應於位BREQ0的通道有效信號TCA的位TCA0變成有效狀態每一時間該DMA轉換操作被執行1次。然後，相應於位BREQ0的請求信號的這樣一裝置被提供來執行DMA轉換操作，同時具有最高優先級。然後，因為在剩餘周期T22僅僅位BREQ3是在有效狀態之下，所以相應於位BREQ3的通道有效信號TCA被進入有效狀態，每一時間該DMA轉換操作完成1次，並且因此，提供相應於位BREQ3的請求信號的這樣一裝置可執行DMA轉換操作。
在總線請求信號的有效狀態下在單一步長傳送模式中的DMA傳送操作圖15的時序圖用來說明在總線請求信號BREQ的位BREQ0和位BREQ3被置為有效狀態的情況下在單一步長轉換模式中在該DMA轉換操作期間內部總線29和30的其它信號和取出狀態BMS之間的關係的一個例子。從該時序圖可看到，在時間間隔T1，位BREQ3被置為有效狀態，並且相應於該位BREQ3的通道有效信號TCA的位TCA3的有效狀態被維持。其結果，DMAC23釋放內部總線29和30，每一時間該DMA轉換操作被執行一次。但是，這樣一個提供相應於位BREQ3的請求信號的裝置可以連續地執行DMA轉換操作。
但是，在時間間隔T2，因為具有高優先級的位BREQ0被進入有效狀態，所以相應於位BREQ0的通道有效信號TCA的位TCA0保持其有效狀態直到第0通道的字節計數值BC變為0為止，並且DMAC23釋放內部總線29和30，每一時間該DMA轉換操作被完成1次。這樣一種提供相應於位BREQ0的請求信號的裝置繼續該DMA轉換操作。然後，當相關字節計數值BC變為0時，因為DMA周期定序器38輸出通道清除信號CHC(見圖15(4))，所以通道有效信號TCA被無效並且位TCA0進入非有效狀態(見圖15(5))。
其結果，在間隔T3中因為第三通道46的字節計數值BC還不變為0，所以DMA周期定序器38再次向總線控制器31提供請求信號REQ，從而該DMA周期定序器38從總線控制器31接收應答信號ACK以再次取出內部總線29和30。此後，該DMA周期定序器38致使相應於位BREQ3的通道有效信號TCA的位TSA3被置為有效狀態直至第三通道46的字節計數值BC變為0為止。
因此，這樣一種提供有相應於位BREQ3的請求信號的裝置可以在位TCA3是在有效狀態的時間間隔內執行DMA轉換操作。
在總線請求信號的有效狀態下在塊傳送模式中DMA傳送操作圖16的時序圖說明了在位請求信號BREQ的位BREQ0和位BREQ3被置為有效狀態的情況下在塊轉換模式中在該DMA轉換操作期間內部總線29和30的其它信號和取出條件BMS之間的關係的一個例子。從該時序圖可見，在時間間隔T1中，因為位BREQ3前面已置為有效狀態，所以當具有比上述位BREQ3的優先級要高的位BREQ0進入有效狀態時，相應於位BREQ3的通道有效信號TCA保持其有效狀態直至第三通道46的字節計數值BC變為0為止。所以，該DMAC23不釋放內部總線29和30，並且這樣一種提供相應於位BREQ3的請求信號的裝置可以繼續執行DMA轉換操作。然後，當字節計數值BC變為0時，因為DMA周期定序器38輸出通道清除信號CHC(見圖16(4))，所以該通道有效信號被無效並且位TCA3進入非有效狀態(見圖16(6))。
接下來，在時間間隔T2，因為該位BREQ0進入有效狀態，所以DMAC23將相應於位BREQ0的通道有效信號TCA的位TCA0立即設置為有效狀態而不釋放內部總線29和30。然後，因為該DMAC23保持這個有效狀態直至第0通道43的字節計數BC變為0為止，這樣一種提供相應於位BREQ0的請求信號的裝置可以連續地執行DMA轉換操作。
第二信息處理裝置的整個配置圖17的示意性框圖說明了根據本發明的第二實施例的的信息處理裝置61的整個配置。應注意的是在圖1中所示的相同標號將用來表示圖17中所示的相同或相似的構成部分。
如圖17所示，第二信息處理裝置61由CPU(中央處理單元)62、DMAC(直接存貯器存取控制器)63、內部存貯器24、定時器25、A/D(模擬/數字)轉換器26、第一和第二串行接口27/28、二個內部總線29/30、和外部總線控制器64所構成。這些構成部件被製造在一半導體晶片上，稱之為單片計算器。CPU62、DMAC63和內部存貯器24通過內部總線29而相互連接，而CPU62、DMAC63、定時器25、A/D轉換器26和第一/第二串行接口27/28通過內部總線30相互連接。
CPU62通過第一地址總線ABS和第一數據總線DBS1與外部總線控制器64相連。第一數據存取控制信號DACK1從CPU62提供給外部總線控制器64，而第一數據確認信號DACK1從外部總線控制器64提供給CPU62。根據第一數據存取控制信號DAC1，該外部總線控制器64在外部總線(系統總線)65上產生各種總線周期。第一數據確認信號DACK1表明允許一數據轉換操作。
DMA63通過第二地址總線ABS2和第二數據總線DBS2連接到外部總線控制器64。第二數據存取控制信號DAC2從DMAC63被提供給外部總線控制器64，而第二數據確認信號DACK2從外部總線控制器64提供給DMAC63。根據第二數據存取控制信號DAC2，外部總線控制器64在外部總線(系統總線)65上產生各種總線周期。第二數據確認信號DACK2表明允許一數據轉換操作。
另外，外部總線25通過外部總線控制器64連接到第二信息處理裝置61。第一和第二外部存貯器66和67、以及第一和第二並行接口68和69連接到外部總線65。另外，印表機70通過第二串行接口28連接到第二信息處理裝置61。印表機70包括串行接口71和列印模塊72。8位串行數據通過第二串行接口28和串行接口71提供給印表機70與一串行數據塊「SCK」連接在一起。這個8位串行數據被暫時存貯到在該串行接口71內所提供的一串行控制寄存器(未示出)中，並且隨後被提供給印表機模塊72中以便被輸出。
CPU62控制電路與內部總線29/30的連接/斷開，並且包括一總線控制器73。用來取出/釋放內部總線29/30和外部總線65的信號被提供給總線控制器73/從總線控制器73得到。總線控制器73根據從DMAC63轉換的2位內部請求信號「INREQ」、外部請求信號「EXREQ」和CPU62的操作條牛判斷是否允許釋放內部總線29/30和外部總線65中的任一總線。2位內部請求信號「INREQ」表明一用於釋放內部總線29/30中的任一總線的請求。1位外部請求信號「EXREQ」表明一用來釋放外部總線65的請求。然後，總線控制器73將表明這個判斷結果的2位內部確認信號「INACK」和1位內部確認信號「EXACK」提供給DMAC63。
現在假定在第二實施例中一條件「A」意指該CPU62不釋放內部總線29/30也不釋放外部總線65的條件。條件「B」意指CPU62釋放內部總線29或內部總線30中的一條總線的條件。條件「C」意指CPU62釋放內部總線29和內部總線30兩條總線的條件。條件「D」意指CPU62僅釋放外部總線65的條件。條件「E」意指CPU62釋放外部總線65和內部總線29或內部總線30中的任一條的條件。應了解的是由於CPU62的操作速率而沒有CPU62釋放內部總線29/30的任一條和外部總線65的條件。另外，沒有設置條件B和條件D之間的條件轉變，因為這種條件轉變不可能在正常狀態下設置。另外，因為條件B和條件E之間的轉變會導致出現一所謂的「死鎖」，所以這個轉變被禁止。
然後，總線控制器73根據內部請求信號「INREQ」的各個位值「INREQ0」和「INREQ1」，以及外部請求信號「EXREQ」的值來判斷在上述5個條件中的轉換條件是如何的。
圖18示出了上述5個條件、2位內部請求信號INREQ的各個值INREQ0到INREQ1、和外部請求信號EXREQ的轉移。在圖18中，符號「1」位不是意指這位的值等於「1」而表示是有效狀態。另一「1」符號意指該位的值等於0，即非有效狀態。符號「+」表明為「或」，符號「·」表明為「與」。
另外，總線控制器73向外部總線控制器64提供一數據選擇信號「DST」。該數據選擇信號DST表明該數據是從外部裝置轉換到CPU62還是DMAC63。例如，當該數據選擇信號DST的值等於「1」時，總線控制器73指示該數據在DMAC63和外部裝置之間轉換。當該數據選擇信號DST於0時，總線控制器73指示該數據在CPU62和外部裝置之間轉換。
響應於4位內部提請求信號IREQ和4位外部請求信號EREQ等，DMAC63產生上述內部請求信號INREQ和外部請求信號EXREQ，並且向總線控制器73提供內部/外部請求信號。4位內部請求信號IREQ由用來請求內部總線29和30或外部總線65釋放的內部請求信號IEQ0到IREQ3所構成並且這些內部請求信號從諸如定時器25之類的四個I/O裝置所提供。4位外部請求信號EREQ表明內部總線29和30或外部總線65被請求釋放，並且從一外部信號源所提供。另外，因為內部確認信號INACK、或外部確認信號EXACK從總線控器73被提供給DMAC63，所以DMAC63控制在諸如內部存貯器24和定時器25之類的I/O裝置之中的數據的DMA轉換操作，或在內部存貯器24的各個地址之中，或內部I/O裝置和外部I/O裝置之間的的數據的DMA轉換操作。
應注意的是，總線控制器被提供在諸如內部存貯器24和定時器25之類的I/Q裝置中。該總線控制器控制內部總線29或內部總線30的任一條總線之間的連接/斷開。當內部請求信號INREQ變為一非有效狀態時，CPU62控制所有的總線控制器。當內部請求信號INREQ變為有效狀態時，DMAC63控制包括在CPU62中使用的總線控制器73的總有總線控制器。
DMAC的內部配置下面將參照圖19來說明上述DMAC63的內部配置。應注意的是，圖2中所示的相同標號將用來表明圖19的相同或相似結構，並且省略對其的說明。在該圖中所示的DMAC63是由新採用的一通道控制單元74、一數據控制單元75和一地址控制單元76所構成，上述各部分替代了圖2中所示的通道控制器32、數據控制單元33、地址控制單元34和DMA控制寄存器35。
如圖20所示，通道控制單元74主要由一「或」門36、一優先級編碼器和一DMA周期定序器77所構成。因為除了DMA周期定序器77之外這個通道控制單元74的電路構成類似於圖3所示的通道控制單元32的電路構成，所以省略其說明。
當一通道有效信號TCA輸入到DMA周期定序器77中時，DMA周期定序器77將地址計數器讀取選通脈衝ACRS提供給DMA控制寄存器35，以便接收來自由該通道有效信號TCA有效的DMA控制寄存器35的通道提供的DMA地址信號DMAD和DMA控制信號DMC。接下來，DMA周期定序器77對由DMA地址信號DMAD所指明的源地址SAD和目標地址DAD解碼，從而判斷執行哪個DMA轉換操作。然後，響應於藉助於由DMA控制信號DMC所指明的DMC周期的判斷該DMA周期定序器77向CPU62的總線控制器73輸出內部請求信號INREQ或外部請求信號EXREQ中的任一信號。當內部確認信號INACK或外部確認信號EXACK從該總線控制器73提供時，DMA周期定序器77產生一數據控制信號DTC和地址控制信號ADC。該數據控制信號DTC指示該數據輸入/輸出到內部總線29和30，或外部總線65。地址控制信號ADC指示該地址輸出到內部總線29和30，或外部總線65。DMA周期定序器77將所產生的數據控制信號DTC和所產生的地址控制控制信號ADC分別提供給數據控制單元75和地址控制單元76。
當外部確認信號EXACK被提供給DMA周期定序器77時，在產生數據控制信號DTC和地址控制信號ADC之前該DMA周期定序器77將第二數據存取控制信號DAC2提供給外部總線控制器64，並且進入等待狀態直至第二數據確認信號DACK2從外部總線控制器64到來為止。
另外，DMA周期定序器77將移位值「α」和從一字節計數值中相減的一值「β」作為一移位信號「DPL「被提供給DMA控制寄存器35。
數據控制單元75的內部配置和地址控制單元76的內部配置基本上與上述數據控制器33和地址控制器34的內部配置相同。但是，第二數據總線DBS2第二地址總線ABS2是隨數據控制單元33和地址控制單元34分別新提供的部分。總線DBS2和ABS2被用來通過DBS2/ABS2而連接到總線控制器64。
外部總線控制器的內部配置如圖21所示，外部總線控制器64主要由總線周期控制器78以及四組選擇器79至82構成。
地址通過第一地址總線ABS1從CPU62提供到選擇器79的第一輸入端；一地址通過第二地址總線ABS2從DMAC63提供給選擇器79的第二輸入端，並且來自選擇器的這些所提供地址的任一地址響應於數據選擇信號DST的值。選擇器80的第一輸入/輸出端被連接到第一數據總線DBS1，選擇器80的第二輸入/輸出端被連接到第二數據總線DBS2，和其第三輸入/輸出端被連接到總線周期控制器78。響應於數據選擇信號DST的值，該總線周期控制器78被連接到第一數據總線DBS1或第二數據總線DBS2中的任一總線。響應於數據選擇信號DST的值，選擇器81自總線周期控制器78輸出數據確認信號DACK，該DACK信號或者是第一數據確認信號DACK1或者是第二數據確認信號DACK2。然後，或者第一數據確認信號DACK1或者第二數據確認信號DACK2被提供給CPU62或DMAC63。
第二信息處理裝置的操作下面，將說明具有上述配置的第二信息處理裝置的各種操作。首先，假定第二信息處理裝置61的存貯器映象的構成如圖22所示。在圖22中，地址「0」到「p-1」被指定給第一外部存貯器66；地址「p」到「(q-1)」被指定給第二外部存貯器67；地址「S」到「(t-1)」被指定給用來構成第二串行接口28的第二串行控制寄存器；和地址「U」到「FFFFFF」被指定給內部存貯器24。
在該實施例中，以下的假定被採用。即，CPU62執行存貯在第一外部存貯器66中的一印表機控制程序，並且DMA轉送在第二外部存貯器67中存貯的一字型輪廊到內部存貯器24中。之後，CPU62擴展位映象數據到內部存貯器24。最後，CPU62通過第二串行接口28DMA轉送該位映象數據到印表機70的串行接口71，從而響應於這個擴散的位映象數據印表機70列印輸出該位映象數據的內容。在這種情況中，在當CPU62開始該列印控制的一階段中，內部總線29/30和外部總線65的條件被作為條件「A」而被確認，並且該總線請求信號BREQ不被帶進入有效狀態。
應當了解的是，第二實施例的各個配置類似於第一實施例的各個配置，因而省略其說明。
當在釋放該系統重置之後CPU62取出在第一外部存貯器66中存貯的該印表機控制程序的一命令代碼時，CPU62開始著手於印表機控制。首先，CPU62DMA轉換在第二外部存貯器67中存貯的字型輪廓到內部存貯器24。在這種情況中，CPU62通過內部總線30將作為一源地址SAD的等於一源的第二外部存貯器67的地址「P」轉換到DMAC63。CPU62通過內部總線30將作為目的地址的等於一地址的內部存貯器24的地址「U」轉換給DMAC63。CPU62將通過內部總線30作為字節計數值BC而被轉換的相應於字型輪廓數據的一尺寸的轉換數據傳送到DMAC63。CPU62通過內部總線30將其它軟體轉換請求、DMAC轉換操作的類型/模式、移位值「α」、和從字節計數值BC中相減的值「β」轉換到DMAC63。
其結果，該DMAC63對由DMA地址信號DMAD所指示的源地址SAD和目標地址DAD以便判斷從第二外部存貯器67到內部存貯器24被執行的該轉換操作。然後，DMAC63根據該判斷結果向CPU62的控制器73提供外部請求信號EXREQ和內部請求信號INREQ。在這種情況中，因為DMAC63請求取出內部總線29和外部總線65，所以DMAC63將外部請求信號EXREQ和內部請求信號INREQ的位INREQ0設置為有效狀態以便將圖18中所示的條件「A」轉換成條件「E」，並且還將內部請求信號INREQ的位INREQ1設置成為非有效狀態。
根據內部請求信號INREQ，外部請求信號EXREQ，和從DMAC63所提供的CPU62的操作條件作出類似圖9中所示的流程圖的判斷。之後，當內部總線29和外部總線65被釋放時，該總線控制器73向DMAC63提供一指明這個總線釋放的一內部確認信號INACK和一外部確認信號EXACK。另外，總線控制器73向外部總線控制器64提供一具有值為「1」的數據選擇信號DST，即在DMAC63和外部裝置之間執行一數據轉換操作。
然後，當內部確認信號INACK和外部確認信號EXACK從總線控制器73、提供第二數據存取控制信號DAC2的DMAC63提供給外部總線控制器64。
當第二數據確認信號DACK2從外部總線控制器64被提供時，因為內部總線29和外部總線65可被使用，所以DMAC63通過外部總線控制器64和外部總線65順序地將所更新的讀地址提供到第二外部存貯器67，並且通過內部總線29順序地將所更新的寫地址提供到內部存貯器24中。結果，DMAC63通過外部總線65和外部總線64讀出在外部存貯器67中存貯的字型輪廓並且通過內部總線29向內部存貯器24執行DMA操作直至字節計數值BC變為「0」為止。
接著，CPU62打開在內部存貯器24中存貯的字型輪廓以擴散在內部存貯器24中的位映象數據。在這種情況中，這個條件假定為條件A。
因為上述CPU62的操作相應於在該內部存貯器24的各個地址之間的數據轉換操作，所以這種數據轉換操作可被執行而無須任何以DMA轉換模式的CPU62的控制。在這種情況中，上述條件E為轉換成僅僅內部總線29被釋放的條件B。在這種情況中，CPU62的操作速率可被進一步提高。
接著，在內部存貯器24中被擴散的位映象數據被DMA轉換到第二串行接口28。另外，在這種情況中，CPU62通過內部總線30轉換到DMAC63，相應於該源的內部存貯器24的地址作為源地址，這裡該位映象數據被存貯。CPU62通過內部總線30將等於作為目標地址DAD的目標的用來構成第二串行接口28的第二串行控制寄存器的源地址「S」轉換到DMAC63。CPU62轉換相應於通過內部總線30向該DMAC63作為字節計數值BC而被轉換的適量位映象的一轉換量。CPU62通過內部總線30向DMAC63轉換其它的軟體轉換請求、DMA轉換操作的類型/模式、位移值「α」和從字節計數值BC相減的值「β」。
其結果，DMAC63對由DMA地址信號DMAD所指明的源地址SAD和目標地址DAD進行解碼，以便判斷從內部存貯器24至第二串行接口28所執行的DMA轉換操作。然後，DMAC63根據該判斷結果向CPU62的總線控制器73提供內部請求信號INREQ。在這種情況中，因為DMAC63請求取出內部總線29和內部總線30,DMAC60將內部請求信號INREQ的位INREQ0和INREQ1設置為有效狀態以便將圖18所示的條件「B」或條件「A」轉換為條件「C」，並且還將外部請求信號EXREQ設置為非有效狀態根據內部請求信號INREQ、外部請求信號EXREQ和從DMAC63所提供的CPU62的操作條件，總線控制器73進行類似於圖9所示的流程的判斷。之後，當內部總線29和內部總線30被釋放時，總線控制器73向該DMAC63提供表明該總線被釋放的內部確認信號INACK和外部確認信號EXACK。
然後，當內部確認信號INACK和外部確認信號EXACK從該總線控制器73被提供時，因為內部總線29和內部總線30可被使用，所以DMAC63通過內部總線29將被更新的讀地址順序地提供到內部存貯器24中，並且進一步通過內部總線30順序地將被更新的寫地址提供到第二串行接口28中。結果，DMAC63通過內部總線29讀出在內部存貯器24中存貯的位映象數據以通過內部總線30向第二串行接口28執行DMA轉換操作直到字節計數值BC變為「0」為止。
在上述第二實施例中，一軟體轉換請求信號SREQ被輸入到DMAC63中。當多個內部請求信號IREQ、多個外部請求信號EREQ、或多個軟體轉換請求信號信號EREQ被輸入該DMAC63中時，根據其優先級順序進行類似於第一實施例的操作。因此，省略了第二實施例的該操作的詳細說明。雖然第二實施例沒有特別說明在各種類型和各種模式中的DMA轉換操作，因為這些操作類似於第一實施例，所以省略其詳細說明。
在總線條件轉變和條件信號之間的各種關係下面將參照圖23到圖25中所指明的時序圖來說明各種總線條件的轉變和諸如內部請求信號INREQ之類的各中信號之間的關係。
圖23是用來指明利用內部總線29和30的一DMA轉換操作的時序圖。換句話說，如圖23(8)所示，在該DMAC63在各個地址所確定的內部存貯器24的存貯區域之間、在內部存貯器24和每一內部I/O裝置之間、或在各個內部I/O裝置之間執行DMA轉換操作的情況下，該DMAC63請求釋放內部總線29或內部總線30中的任一總線。如圖23(7)所示，該內部總線的佔用條件是請求在條件A、條件B和條件C之間被轉換。
因此，為了在條件A、條件B和條件C之間轉換該內部總線的佔用條件，DMAC63將外部請求信號EXREQ設置為非有效狀態，並且還將內部請求信號INREQ的各個位INREQ0和INREQ1設置為有效狀態或非有效狀態中的任一種狀態，並且隨後向總線控制器73提供該設置的外部請求信號EXREQ和設置的內部請求信號INREQ(見圖23(1)，圖23(3)和圖23(5))。
因此，總線控制器73根據內部請求信號INREQ的各位INREQ0和INREQ1的狀態以及外部請求信號EXREQ的狀態來判斷請求被釋放的內部總線。在DMAC63允許釋放該相關內部總線的情況下，總線控制器73將外部確認信號EXACK設置為非有效狀態並且還將內部確認信號INACK的各位INACK0和INACK1設置為有效狀態或非有效狀態中的任一狀態以便指明許可這條總線釋放。然後，總線控制器73將設置的外部確認信號EXACK和內部確認信號INACK提供給DMAC63(見圖23(2)，圖23(4)和圖23(6))。另外，總線控制器73將數據選擇信號DST設置為非有效狀態並且將設置的數據選擇信號DST提供給外部總線控制器64(見圖23(9))。
圖24指明了一種主要使用外部總線65的DMADMA轉換操作。換句話說，如圖24(8)指示，DMAC63在第一/第二外部存貯器66/67和外部I/O裝置之間、在第一/第二外部存貯器66/67和內部存貯器24之間、第一/第二外部存貯器66/67和內部I/O裝置之間、或第一外部存貯器66和第二外部存貯器67之間執行DMA轉換操作的情況下，該DMAC63請求釋放外部總線65和內部總線29或內部總線30中的任一總線。如圖24(7)所示，相關總線的佔用條件請求條件A、條件D和條件E之中被轉換。
因此，為了在條件A、條件D和條件E之間轉換該總線的佔用條件，該DMAC63將外部請求信號EREQ設置為有效狀態並且還將內部請求信號INREQ的各位INREQ0和INREQ1設置為有效狀態或非有效狀態中的任一種狀態，並且隨後將設置的外部請求信號EXREQ和設置的內部請求信號1NREQ提供給總線控制器73(見圖24(1)，圖24(3)和圖24(5))。
因此，總線控制器73根據內部請求信號INREQ的各位INREQ0和INREQ1的狀態和外部請求信號EXREQ的狀態判斷哪條總線請求被釋放。在DMAC63允許相關總線釋放的情況下，總線控制器73將外部確認信號EXACK設置為有效狀態並將內部確認信號INACK的各位INACK0和INACK1設置為有效狀態或非有效狀態中的一種狀態以便指明該總線釋放允許。然後，該總線控制器73向DMAC63提供設置的外部確認信號EXACK和設置的內部確認信號INACK(見圖24(2)，圖24(4)和圖24(6))。另外該總線控制器73將數據選擇信號DST置為有效狀態，並且將所置數據選擇信號DST提供給外部總線控制器64(見圖24(9))。
圖25示出了當內部總線29和30以及外部總線65被採用時的一DMA轉換操作。也就是說，如圖25(8)所示，當DMAC63在第一/第二外部存貯器66/67和內部存貯器24之間、各地地址所確定的內部存貯器24的存貯區域之間、內容存貯器24和各個內部I/O裝置之間、內部I/O裝置之間、第一/第二外部存貯器66/67和內部I/O裝置之間、第一/第二外部存貯器66/67和外部I/O裝置之間、或第一外部存貯器66和第二外部存貯器67之間執行DMA轉換操作的情況下，DMAC63請求釋放外部總線65和內部總線29及30。如圖25(7)，該總線的佔用條件請求在條件A、條件B、條件C、條件D和條件E之間轉換。
因此，為了在條件A到條件E之間轉換這些總線的佔用條件，DMAC63將外部請求信號EXREQ設置為有效狀態或非有效狀態，並且還將內部請求信號INREQ的各位INREQ0和INREQ1設置為有效狀態或非有效狀態中的任一狀態，並且隨後將所設置的外部請求信號EXREQ和設置的內部請求信號INREQ提供給總線控制器73(見圖25(1)，圖25(3)和圖25(5))。
因此，總線控制器73根據內部請求信號INREQ的各位INREQ0和INREQ1的狀態以及外部請求信號EXREQ的狀態判斷哪一總線請求被釋放。在總線控制器73允許相關總線的釋放的情況下，該總線控制器73將外部確認信號EXACK設置為有效狀態或非有效狀態中的任一狀態並且將內部確認信號的各位INACK0和INACK1的各位INACK0和INACK1設置為有效狀態或非有效狀態中的任一狀態以便指明該總線釋放被允許。然後，總線控制器73將設置的外部確認信號EXACK和設置的確認信號INACK提供給DMAC63(見圖25(2)，圖25(4)，和圖25(6))。
另外，總線控制器73將數據選擇信號DST設置為有效狀態或非有效狀態中的任一狀態，並且隨後將設置的數據選擇信號DST提供給外部總線控制器64(見圖25(9))。
第三信息處理裝置的總體配置圖26示出了根據本發明第一實施例的一信息處理裝置91的總體配置的框圖。應注意的是，圖1中所示的相同標號將用於圖26中所示的相同或相似的構成部件。在該圖中所示的第三信息處理裝置91中，DMAC(直接存貯存取控制器)92和內部總線93是新提供的替換圖1中所指明的上述DMAC23和內部總線30的二部分。另外，內部存貯器24的輸入/輸出端和諸如定時器25之類的I/O裝置的輸入/輸出端通過總線橋94至98被連接到內部總線29和93。DMAC92擁有如上述DMAC23的相同功能，並且進而有如下功能。即，在開始一DMA轉換操作之前，DMAC92輸出一5位總線橋控制信號BST以便控制總線橋94至98，使得內部存貯器24或諸如定時器25之類的I/O裝置的任一個根據DMA轉換操作的源和目的而內部總線29或內部總線93中的任一個相連接。
隨著上述裝置的使用，根據第三信息處理裝置91,CPU22的操作速率可進一步提高，並且可有效地使用內部總線29和93。上述特定的裝置可明顯地應用於圖17所示的第二信息處理裝置61。也就是，上述內部總線的二種設置具有相同功能，並且總線橋94至98被控制從而將內部存貯器24或諸如定時器25之類的I/O裝置中的任一個連接到內部總線29或內部總線93中的任一個。
雖然本發明參照附圖被說明，但本發明並不限於這些具體的實施例，在不違背本發明的技術精神和範圍的前提下可進行改進、修改或替換。
例如，本發明不限於如上述實施例所述的外部I/O裝置的種類和組合。其它的種類和組合可以類似地被使用。另外，本發明不限於上述內部外部I/O裝置和任何內部總線之間的連接。
另外，第二實施例表明外部總線65通過外部總線控制器64連接到CPU62和DMAC63以便以並行方法使用該內部總線29/30和外部總線65的一個例子。很顯然，本發明並不限於這個例子。另外，例如，可以採用-外部總線控制器以便將內部總線29和內部總線30以串行方式連接到外部總線。
另外，在上述實施例中，內部請求信號IREQ、外部請求信號EREQ、和軟體轉換請求信號SPEQ通過「或」門36作為總線請求信號BREQ被提供給圖3和圖20所示的優先級編碼器37。其結果，優先級編碼器73不可能判斷提供了哪一種類的請求信號。本發明不限於這種電路配置。另外，例如，優先級可分別設置到內部請求信號IREQ、外部請求信號EREQ、和軟體轉換請求信號SREQ。在多個不同請求信號的種類被提供在一預先的時間間隔的另外的情況中，能夠用一較高優先級選擇地輸出一請求信號的一選擇裝置可由「或」門36的替換來提供。
上述實施例的任何一實施例表明了一數據總線的所有被取出的一個例子。但是，本發明不限於這個例子。另外，當多個門可由各自的數據總線提供的同時，CPU或DMAC的任一個可控制這些門的通/斷。其結果，DMAC可僅取出相關數據總線的必要部分以便執行DMA轉換操作。作為應用於圖1所示的配置的一個例子，當在第一串行接口27和第二串行接口28之間執行該DMA轉換操作時，因為具有內部總線30的部分不用於連接內部存貯器24、定時器25和A/D轉換器，所以一門被提供在A/D轉換器26和第一串行接口27之間。然後，DMAC23接通這個門以僅取出內部總線30的這一部分以連接第一串行接口27和第二串行接口28，使得DMA轉換操作可被執行，反之該CPU22可使用內部總線30的另一埠，該埠不由DMAC23取出。
另外，第三實施例說明了請求信號REQ和確認信號ACK在CPU22和DMAC92之間被轉換/接收的一個例子。本發明不限於這個例子。例如，首先，CPU22提供到DMAC92，用來請求訪問內容存貯器24和諸如定時器25的之類的I/O裝置的內部總線信息替代了上述請求信號REQ和確認信號ACK。因此，DMAC92對內部總線存取信息進行解碼並響應於由CPU22請求的DMA轉換操作的源而輸出總線橋控制信號BST，從而總線橋94至98被動態地控制以便轉換內部存貯器24諸如定時器25之類的I/O裝置之間的連接，並且內部總線29/92執行DMA轉換操作。
另外，在上述實施例中，每一信息處理裝置是由一單片微處理器所構成。本發明不限於這種結構。另外，CPU、DMAC、存貯器和I/O裝置可由獨立應用器件來替代，並且該數據總線可由電纜來構成，整個信息裝置可藉助於一LAN(本地區域網絡)系統而被安置。
另外，在上述實施例中在CPU和DMAC之間存在有一主/從關係。本發明不限於該主/從關係。另外，DMAC可由CPU來替代從而構成一所謂的「雙重CPU結構」。另外，該DMAC可由一數位訊號處理器(DSP)所替代從而實現並行數據處理。
另外，上述實施例採用二組內部總線。但本發明並不限於這種結構。換句話說，可以提供至少二個以上的內部總線。
如上述的詳細說明，根據本發明，因為第一和第二控制裝置可以有效地使用該數據總線，所以第一和第二控制裝置的操作速率可以提高，從而可改善整個信息處理裝置的生產能力。
根據該信息處理裝置的特定配置，可以佔用該數據總線的一部分。因此，第一和第二控制裝置的操作速率可進一步提高而不用增加這些數據總線的總數。因此，可以提高整個信息處理裝置的生產能力。
很顯然本發明不限於上述各個實施例，在不違背本發明的範圍和精神的前提下可以對各實施例進行改變和改進。
最後，本申請要求了在1997年12月22日所提出的申請號為平-365909的日本專利申請的優先權，本說明書通過參考而包含了上述申請。
權利要求
1．一種信息處理裝置包括相互獨立地被提供的至少第一和第二數據總線；用來輸入/輸出數據的與所述第一和第二總線中的至少一條總線相連接的多個輸入/輸出裝置；用來控制所述輸入/輸出裝置的數據輸入/輸出操作同時佔用至少所述第一數據總線的第一控制裝置；和第二控制裝置，用來請求控制所述輸入/輸出裝置的數據輸入/輸出操作同時佔用至少所述第一數據總線的第一控制裝置釋放所佔用的第一數據總線，和用來響應於所述第一控制裝置的所述第一數據總線的釋放而控制所述輸入/輸出裝置的數據輸入/輸出操作同時佔用所述第二數據總線、或所述第一和第二數據總線。
2．如權利要求1的信息處理裝置，其中所述第一和第二數據總線、所述多個輸入/輸出裝置、和所述第一和第二控制裝置以單片微處理器的形式被製做在一單一晶片上。
3．如權利要求1的信息處理裝置；其中優先級順序被預置到所述多個輸入/輸出裝置的數據輸入/輸出操作中；和響應於所述預置的優先級夠順序，所述第二控制裝置請求所述第一控制裝置釋放由第一控制裝置所佔用的至少所述第一數據總線，並且還響應於所述第一控制裝置的第一數據總線的釋放而控制多個輸入/輸出裝置的數據輸入/輸出操作同時佔用所述第二數據總線。
4．如權利要求3的信息處理裝置，其中當所述第一控制裝置控制所述輸入/輸出裝置的數據輸入/輸出操作同時佔用至少第一數據總線，並且還導致所述第二控制裝置去控制所述數據輸入/輸出裝置的數據輸入/輸出操作同時佔用至少第二數據總線時，所述第一控制裝置將有關在輸入/輸出裝置中執行數據輸入/輸出控制的信息提供給所述第二控制裝置；和所述第二控制裝置根據所提供的信息請求所述第一控制裝置釋放至少所述第一數據總線，並且還根據所述第一控制裝置的所述第一數據總線的釋放控制所述輸入/輸出裝置的數據輸入/輸出操作同時佔用至少所述第二數據總線。
5．根據權利要求1的信息處理裝置，其中響應於從輸入/輸出裝置發出的數據需被輸入/輸出、一電腦程式和一外部源中的多個請求中的一個請求，第二控制裝置請求所述第一控制裝置釋放至少所述第一數據總線；並且還根據第一控制裝置的第一數據總線的釋放控制所述輸入/輸出裝置的數據輸入/輸出操作同時佔用至少第二數據總線。
6．如權利要求1的信息處理裝置，其中所述第一控制裝置和第二控制裝置中的一個裝置請求所述第一控制裝置和第二控制裝置中的另一個釋放所述第一和第二數據總線中的至少一條總線的一部分；並且還根據第一控制裝置和第二控制裝置中的另一個的第一和第二數據總線中的至少一條總線的所述部分的釋放而控制所述輸入/輸出裝置的數據輸入/輸出操作同時佔用第一和第二數據總線的至少一總線的所述部分。
7．如權利要求1的信息處理裝置，進一步包括至少連接到所述第一和第二數據總線的總線連接裝置，從而在所述總線連接裝置的控制下利用所述第一和第二控制裝置的一個通過總線連接裝置，所述多個輸入/輸出裝置被連接到第一和第二數據總線中的任何一總線以輸入/輸出數據。
8．如權利要求1的信息處理裝置，其中所述第一控制裝置和所述第二控制裝置由一CPU(中央處理單元)和一DMAC(直接存貯存取控制器)所構成。
9．如權利要求1的信息處理裝置；其中所述DMAC包括一連接到所述CPU的通道控制單元；一連接到所述第一和第二數據總線的數據控制單元；一連接到所述第一和第二數據總線的地址控制單元；和一連接到所述通道控制單元的DMA控制寄存器。
10．如權利要求1的信息處理裝置，其中所述多個輸入/輸出裝置包括至少一定時器、一A/D轉換器和一串行接口。
11．如權利要求1的信息處理裝置，進一步包括一連接到所述第一和第二數據總線的內部存貯器，用來在所述第一和第二控制裝置的控制下存貯該數據。
12．一種信息處理裝置包括相互獨立地被提供的至少第一和第二數據總線；用來輸入/輸出數據的連接到第一和第二總線的至少一總線的多個輸入/輸出裝置，用來控制所述輸入/輸出裝置的數據輸入/輸出操作同時佔用至少所述第一數據總線的第一控制裝置；和第二控制裝置，用來請求所述第一控制裝置釋放所佔用的第一數據總線，並且響應於所述第一控制裝置的第一數據總線的釋放還用來控制所述輸入/輸出裝置的數據輸入/輸出操作同時佔用至少所述第二數據總線；其中所述第一控制裝置根據從所述第二控制裝置發出的第一數據總線的釋放請求以及擁有的第一控制裝置的一操作條件釋放請求被釋放的第一數據總線。
13．根據權利要求12的信息處理裝置，其中所述第一和第二數據總線、多個輸入/輸出裝置和第一及第二控制裝置以一單片計算機的形式被製做在一單個晶片上。
14．如權利要求12的信息處理裝置，其中優先權級順序被預置到所述多個輸入/輸出裝置的數據輸入/輸出操作中；和響應於所述預置的優先權級順序，所述第二控制裝置請求所述第一控制裝置釋放由第一控制裝置所佔用的至少所述第一數據總線，並且還響應於第一控制裝置的第一數據總線的釋放控制所述多個輸入/輸出裝置的的數據輸入/輸出操作同時佔用第二數據總線。
15．如權利要求14的信息處理裝置，其中當所述第一控制裝置控制所述輸入/輸出裝置的數據輸入/輸出操作同時佔用至少所述第一數據總線，並且還導致所述第二控制裝置控制所述輸入/輸出裝置的數據輸入/輸出操作同時佔用至少所述第二數據總線時，所述第一控制裝置向所述第二控制裝置提供有關在輸入/輸出裝置中執行數據輸入/輸出控制的信息；和根據所提供的提供所述第二控制裝置請求第一控制裝置釋放至少所述第一數據，並且還根據第一控制裝置的第一數據總線的釋放而控制所述輸入/輸出裝置的數據輸入/輸出操作同時佔用至少所述第二數據總線。
16．如權利要求12的信息處理裝置，其中響應於從輸入/輸出裝置發出的數據請求被輸入/輸出、一電腦程式、和一外部源的多個請求中的一個請求，所述第二控制裝置請求第一控制裝置釋放至少第一數據總線；並且還根據第一控制裝置的第一數據總線的釋放控制所述輸入/輸出裝置的數據輸入/輸出操作同時佔用至少所述第二數據總線。
17．如權利要求12的信息處理裝置，其中所述第一控制裝置和第二控制裝置中的一個裝置請求所述第一控制裝置和第二控制裝置中的另一個釋放所述第一和第二數據總線中的至少一條總線的一部分；並且還根據第一控制裝置和第二控制裝置中的另一個的第一和第二數據總線中的至少一條總線的所述部分的釋放而控制所述輸入/輸出裝置的數據輸入/輸出操作同時佔用第一和第二數據總線的至少一總線的所述部分。
18．如權利要求12的信息處理裝置，進一步包括連接到至少第一和第二數據總線的總線連接裝置，從而在所述總線連接裝置的控制下利用第一和第二控制裝置的一個通過所述總線連接裝置所述多個輸入/輸出裝置被連接到第一和第二數據總線的任一總線，從而輸入/輸出該數據。
19．如權利要求12的信息處理裝置，其中所述第一控制裝置和第二控制裝置是由一CPU(中央處理單元)和一DMAC(直接存貯存取控制器)所構成。
20．如權利要求19的信息處理裝置，其中所述DMAC包括一連接所述CPU的通道控制單元；一連接到第一和第二數據總線的數據控制單元；一連接到第一和第二數據總線的地址控制單元；和連接到所述通道控制單元的一DMA控制寄存器。
21．如權利要求12的信息處理裝置，其中所述多個輸入/輸出裝置包括至少一定時器，一A/D轉換器和一串行接口。
22．如權利要求12的信息處理裝置，其中一連接到第一和第二數據總線的內部存貯器，用來在第一和第二裝置的控制下存貯該數據。
23．一種信息處理裝置包括相互獨立地被提供地至少第一和第二內部數據總線；至少一外部數據總線；用來輸入/輸出數據的連接到第一和第二內部數據總線中的至少一總線的多個內部輸入/輸出裝置；用來輸入/輸出數據的連接到至少所述一外部數據總線的多個外部輸入/輸出裝置；第一控制裝置，用來控制所述內部輸入/輸出裝置的數據輸入/輸出操作同時佔用至少所述第一內部數據總線；和第二控制裝置，用來請求控制所述內部輸入/輸出裝置的數據輸入/輸出操作同時佔用至少所述第一內部數據總線的所述第一控制裝置去釋放所述佔用的第一數據總線，並且還響應於所述第一控制裝置的第一內部數據總線的釋放以及根據所述外部數據總線的佔用條件用來控制所述內部輸入/輸出裝置的數據輸入/輸出操作同時佔用第二內部數據總線或所述第一和第二內部總線。
24．如權利要求23的信息處理裝置，其中所述第一和第二內部數據總線、所述多個內部輸入/輸出裝置、所述第一和第二控制裝置和至少一外部總線控制器以單片微計算機形式被製做在一單個晶片上。
25．如權利要求23的信息處理裝置，其中優先權級順序被預置到所述內部輸入/輸出裝置的數據輸入/輸出操作中；和響應於所述預置的優先級順序，所述第二控制裝置請求所述第一控制裝置釋放由第一控制裝置所佔用的至少所述第一內部數據總線，並且還響應於所述第一控制裝置的第一內部數據總線的釋放控制所述多個內部輸入/輸出裝置同時佔用第二內部總線總線。
26．如權利要求25的信息處理裝置，其中當所述第一控制裝置控制內部輸入/輸出裝置的數據輸入/輸出操作同時佔用至少所述第一內部數據總線，並且還導致所述第二控制裝置控制所述內部輸入/輸出裝置的數據輸入/輸出操作同時佔用至少所述第二內部數據總線時，所述第一控制裝置向第二控制裝置提供在內部輸入/輸出裝置中所執行的有關數據輸入/輸出控制的信息；和所述第二控制裝置根據所提供的信息請求第一控制裝置釋放至少所述第一內部數據總線，並且還根據所述第一控制裝置的第一內部數據總線的釋放控制所述內部輸入/輸出裝置的數據輸入/輸出操作同時佔用至少所述第二內部數據總線。
27．如權利要求23的信息處理裝置，其中響應於由內部和外部輸入/輸出裝置發出的數據請求被輸入/輸出、一電腦程式和一外部源的請求中的一個請求，所述第二控制裝置請求第一控制裝置釋放至少第一內部數據總線；並且還根據所述第一控制裝置的第一內部數據總線的釋放控制所述內部輸入/輸出裝置的數據輸入/輸出操作。
28．如權利要求23的信息處理裝置，其中所述第一控制裝置和第二控制裝置中的一個請求所述第一控制裝置和第二控制裝置中的另一個釋放第一和第二內部總線中的至少一個的一部分，並且還根據第一控制裝置和第二控制裝置的另一個的至少一個所述第一和第二內部數據總線的所述部分的釋放控制所述內部輸入/輸出裝置的數據輸入/輸出操作同時佔用所述第一和第二內部數據總線的至少一總線的所述部分。
29．如權利要求23的信息處理裝置，進一步包括連接到至少所述第一和第二內部數據總線的總線連接裝置，從而在所述總線連接裝置的控制下利用所述第一和第二控制裝置的一個裝置通過所述總線連接裝置所述多個內部輸入/輸出裝置被連接到第一和第二內部數據總線中的任一總線從而輸入/輸出該數據。
30．如權利要求23的信息處理裝置，其中所述第一控制裝置和第二控制裝置由一CPU(中央處理單元)和一DMAC(直接存貯存取控制器)所構成。
31．如權利要求30的信息處理裝置，其中所述DMAC包括一連接到所述CPU的通道控制單元；一連接到所述第一和第二內部數據總線的數據控制單元；一連接到所述第一和第二內部數據總線的地址控制單元；和一連接到所述通道控制單元的DMA控制寄存器。
32．如權利要求23的信息處理裝置，其中所述多個內部輸入/輸出裝置包括至少一定時器、一A/D轉換器、和一串行接口。
33．如權利要求23的信息處理裝置，進一步包括一連接到所述第一和第二內部數據總線的內部存貯器，用來在所述第一和第二控制裝置的控制下存貯該數據。
34．一種信息處理裝置包括相互獨立提供的至少第一和第二內部數據總線；至少一外部數據總線；連接到所述第一和第二內部數據總線中的至少一條總線的多個內部輸入/輸出裝置，用來輸入/輸出數據；連接到至少所述一外部數據總線的多個外部輸入/輸出裝置，用來輸入/輸出數據；用來控制所述內部輸入/輸出裝置的數據輸入/輸出操作的第一控制裝置同時佔用至少所述第一內部數據總線的第一控制裝置；第二控制裝置，用來請求所述第一控制裝置釋放所述被佔用的第一內部數據總線，並且還響應於第一控制裝置的所述第一內部數據總線的釋放和根據所述外部數據總線的佔用條件用來控制所述輸入/輸出裝置的數據輸入/輸出操作同時佔用所述第二內部總線；其中根據來自所述第二控制裝置的釋放請求以及所擁有的第一控制裝置的操作條件，所述第一控制裝置釋放被請求釋放的所述第一內部數據總線。
35．如權利要求34的信息處理裝置，其中利用所述第一控制裝置的所述第一/第二內部數據總線的佔用條件由以下構成第一佔用條件，這裡既不是所述第一/第二內部數據總線被釋放也不是所述外部數據總線被釋放；第二佔用條件，這裡所述第一/第二內部數據總線的任何一個被佔用；第三佔用條件，這裡所述第一/第二內部數據總線被釋放；第四佔用條件，這裡只有所述外部數據總線被釋放；和還有第五佔用條件，這裡所述外部數據總線和所述第一/第二數據總線的任何一總線被釋放；和其中響應於利用所述內部輸入/輸出裝置的數據輸入/輸出控制模式所述第二控制裝置請求第一控制裝置將目前利用所述第一控制裝置的數據-總線-佔用條件轉換為在所述第一到第五佔用條件中所確定的另一數據-總線-佔用條件；並且根據由第一控制裝置所請求的目前數據-總線-佔用條件的轉換在所述所轉換的目前數據-總線-佔用條件情況下控制所述輸入/輸出裝置的數據輸入/輸出操作。
36．如權利要求34的信息處理裝置，其中所述第一和第二內部數據總線、所述多個內部輸入/輸出裝置、所述第一和第二控制裝置和至少一外部總線控制器以單片計算機的形式被製做在一單個晶片上。
37．如權利要求34的信息處理裝置，其中優先權級順序被預置到所述多個輸入/輸出裝置的數據輸入/輸出操作中；和響應於所述預置的優先權級順序，所述第二控制裝置請求所述第一控制裝置釋放由所述第一控制裝置所佔用的第一內部數據，並且還響應於利用所述第一控制裝置的第一內部數據總線的釋放控制所述多個內部輸入/輸出裝置的數據輸入/輸出操作同時佔用所述第二內部數據總線。
38．如權利要求37的信息處理裝置，其中當所述第一控制裝置控制所述輸入/輸出裝置的數據輸入/輸出操作同時佔用至少所述一內部數據總線，並且還導致所述第二控制裝置控制所述內部輸入/輸出裝置的數據輸入/輸出操作同時佔用至少所述第二內部數據總線時，所述第一控制裝置向所述第二控制裝置提供有關在該內部輸入/輸出裝置中所執行的一數據輸入/輸出控制的信息；和根據所述所提供的信息第二控制裝置請求所述第一控制裝置釋放至少第一內部數據總線，並且還根據利用第一控制裝置的第一內部數據總線的釋放控制所述內部輸入/輸出裝置的輸入/輸出操作同時佔用至少所述第二內部數據總線。
39．如權利要求34的信息處理裝置，其中響應於從該內部和外部輸入/輸出裝置發出的數據請求被輸入/輸出、一電腦程式和一外部源的請求中的一請求，所述第二控制裝置請求所述第一控制裝置釋放至少所述第一內部數據總線；並且根據利用所述第一控制裝置的第一內部數據總線的釋放控制所述內部輸入/輸出裝置的數據輸入/輸出製作同時佔用至少所述第二數據。
40．如權利要求34的信息處理裝置，其中所述第一控制裝置和第二控制裝置的一個請求第一控制裝置和第二控制裝置的另一個釋放所述第一和第二內部數據總線的至少一總線的一部分；並且根據利用所述第一控制裝置和所述第二控制裝置的另一個的至少所述第一和第二內部數據總線的所述部分的釋放控制所述內部輸入/輸出裝置的數據輸入/輸出操作同時佔用至少所述第一和第二內部數據總線的所述部分。
41．如權利要求34的信息處理裝置，進一步包括連接到至少所述第一和第二內部數據總線的總線連接裝置，從而在所述總線連接裝置的控制下利用所述第一和第二控制裝置的一個裝置通過所述總線連接裝置所述多個內部輸入/輸出裝置被連接到第一和第二內部數據總線中的任一總線從而輸入/輸出該數據。
42．如權利要求34的信息處理裝置，其中所述第一控制裝置和第二控制裝置由一CPU(中央處理單元)和一DMAC(直接存貯存取控制器)所構成。
43．如權利要求42的信息處理裝置，其中所述DMAC包括一連接到所述CPU的通道控制單元；一連接到所述第一和第二內部數據總線的數據控制單元；一連接到所述第一和第二內部數據總線的地址控制單元；一連接到所述通道控制單元的DMAC控制寄存器。
44．如權利要求34的信息處理裝置，其中所述多個內部輸入/輸出裝置包括至少一定時器、一A/D轉換器和一串行接口。
45．根據權利要求34的信息處理裝置，進一步包括一連接到所述第一和第二內部數據總線的一內部存貯器，用來在所述第一和第二控制裝置的控制下存貯數據。
46.一種信息處理方法包括第一控制步驟，用來在第一控制裝置的控制下控制由多個輸入/輸出裝置所執行的數據輸入/輸出操作，連接到第一和第二數據總線的至少一總線同時佔用至少第一數據總線；第二控制步驟，用來在第二控制裝置的控制下請求所述第一控制裝置釋放在該數據輸入/輸出操作是由所述多個輸入/輸出裝置所控制的第一控制步驟中未被佔用的所述第二數據總線同時佔用所述第一數據總線；第三控制步驟，用來根據第二控制裝置的所述請求和操作條件判斷第二控制裝置是否釋放第二控制裝置未佔用的第二數據總線，並且隨後將該判斷結果通知所述第一控制裝置；和第四控制步驟，用來根據從第二控制裝置發出的所述通知在所述第一控制裝置的控制下控制所述多個輸入/輸出裝置的數據輸入/輸出操作同時佔用第二控制裝置未佔用的第二數據總線。
全文摘要
信息處理裝置中的CPU的操作速率被提高,從而提高了整個裝置的吞吐量。信息處理裝置由相互獨立的第一和第二內部總線、一內部存貯器、和定時器25構成。另外還包括一A/D轉換器、第一/第二串行接口、CPU和一DMAC(直接存貯存取控制器)。CPU和DMAC控制內部存貯器和定時器中的數據輸入/輸出操作同時佔用至少一個第一/第二數據總線。該DMAC和CPU提供一請求信號來控制數據輸入/輸出操作同時佔用至少一條第一/第二內部總線,並且還響應CPU提供的一確認信號控制在該內部存貯器中的數據輸入/輸出操作同時佔用第一/第二內部總線之一。
文檔編號G06F13/28GK1232216SQ98127128
公開日1999年10月20日 申請日期1998年12月22日 優先權日1997年12月22日
發明者高橋淳一 申請人:日本電氣株式會社