多格式數據總線上的數據和時鐘線的交換的製作方法
2023-05-03 21:18:36
專利名稱：多格式數據總線上的數據和時鐘線的交換的製作方法
技術領域：
本發明涉及總線受控制的信號處理系統。信號處理系統可以採用由一個或多個控制微計算機(μC)控制的各種集成電路來實現。不同功能之間的通訊一般涉及例如行數據總線一類的數據總線。為使總線受控的信號處理系統具有所有預期的功能，往往需要採用不同製造廠家出品的信號處理集成電路(IC)。但各製造廠家支持的通信協議往往有好幾種，而且各不相同。例如，Philips和ITT公司分別支持的是叫做InterIC(IIC或I2C)和Intermetall(IM)標準的總線標準。
在單個數據總線上採用多重通信協議有可能使一個協議專用的集成電路(IC)錯誤地理解按不同協議的格式編制的信號。總線標準規定了表示信息開始和結束情況的信號模式、設備地址和與總線耦合的各設備的信息數據。例如，對於一個信號來說，當在一個另外的信號的特定狀態過程中，在本信號上出現的特定轉換對於IIC總線標準來說是表示「信息開始」。符合IM總線標準而產生的信號波形可能偶然會產生對IIC總線標準來說表示「初始信息」的情況。若IM和IIC設備都接到某一總線，則IIC設備在IM格式信息過程中會無意中受到激勵。於是兩個設備就會同時要求在該總線上進行通信，從而使繼續中的傳輸不能正常進行且使系統不能正常工作。
上述總線使用上的衝突的出現取決於數據值和定時。因此，這些衝突和系統在以後發生的任何誤操作都是間歇性的。對系統進行測試可以識別出為防止衝突而應加以避免的那些數據模式。對所有可能有的數據模式進行測試雖然是費事費時的，但為確保系統具有可靠的性能，還是有必要進行的。此外，設備類型改變或往總線上加設新設備時也需要重複這種測試。
本發明一方面認識到上述問題，另一方面涉及解決上述問題的設備。本發明的一個方面涉及一種數據總線，該數據總線具有第一和第二總線線路，分別用以將第一和第二數據處理器件耦合到控制器件上。第一數據處理器件具有時鐘端子和數據端子，分別耦合到第一和第二總線線路上。第二數據處理器件具有時鐘端子和數據端子，分別耦合到第二和第一總線線路上。控制器件在第一工作方式過程中分別在第一和第二總線線路上產生時鐘信號和數據信號，以控制第一數據處理器件的工作而不影響第二數據處理器件的工作。控制器件在第二工作方式過程中分別在第二和第一總線線路上產生時鐘信號和數據信號，以控制第二數據處理器件的工作而不影響第一數據處理器件的工作。
參看附圖可以更好地理解本發明的內容。附圖中
圖1示出了包括本發明第一方面的一部分的總線受控的信號處理系統方框圖;
圖1A示出了總線受控的信號處理系統中顯示本發明提到的總線衝突問題的那一部分的方框圖;
圖2，3，4A和4B示出了有助於理解圖1中所示系統的工作情況的信號波形。
更詳細地說，圖1示出了總線受控的信號處理系統的一部分，該部分包括控制微計算機(μC)100和器件150和160。串行數據總線由信號總線SERBUS1、SERBUS2和SERBUS3組成，它將μC100耦合到器件150和160上。控制μC100可以是象Motorola公司出品的MC68HC05一類的微處理器。器件150和160是可為數字集成電路或模擬集成電路的一種或多種信號或數據處理器件。這些器件的工作是通過串行數據總線採用器件150的IC(IIC)總線協議和器件160的Intermetall(IM)總線協議進行控制的。舉例說，在象湯姆遜消費電子設備公司出品的CTC-169彩色電視機底盤一類的視頻信號處理器中，器件150是象Microchip24CO2(電可擦只讀存儲器)、MotorolaMC44802(調諧處理器)和Philips8444(數/模轉換器(DAC))一類的集成電路。在視頻信號處理器的同一個例子中，器件160是象Thomson1A68109(Proscan處理器)、Thomson1A68106(立體聲處理器)和Thomson1A68105(畫中畫(PIP)處理器)一類的集成電路。
圖2示出了IIC和IM總線協議的總線信號格式。如圖2A中所示，IIC格式中的通信需要時鐘信號SCL和數據信號SDA。當IIC總線暫停不用時，信號SCL和SDA應處在邏輯1的狀態。當信號SCL處於邏輯1期間和當信號SDA進入邏輯0時產生「信息開始」的情況。開始情況之後就有8位器件地址的「起始位」和用確認收到該地址的確認位。地址確認位之後接著是8位(1位元組)數據和數據確認位。IIC格式中的地址和數據在傳輸時是先傳輸最高有效位(MSB)。另外的數據字節連同相應的數據確認位的出現，可以是在「信息停止」或「傳輸結束」(EOT)情況使信息終止之前。EOT情況出現在當SCL處於邏輯1、而信號SDA上產生邏輯0到邏輯1的轉換時。
圖2B中所示的IM總線協議需要三個信號啟動信號IDENT、時鐘信號CLOCK和數據信號DATA。IM總線協議是這樣表示「信息開始」的先是信號IDENT轉換成邏輯0，接著是信號CLOCK轉換成邏輯0。「信息開始」之後是一個8位地址和8位數據。IM格式中的地址和數據在傳輸時先傳輸最低有效位(LSB)。所有地址位傳輸之後，信號IDENT轉變為邏輯1，以促使各附到總線上的IM器件將所傳輸的地址與器件的地址加以比較。其中不包括確認位。另外的一些數據字節可以跟在初始字節之後。「信息停止」或EOT用信號IDENT上的脈衝表示。
在圖1所示的系統中，象圖1中的器件160一類的IM總線協議IC的信號IDENT、CLOCK和DATA都分別耦合到來自圖1中的μC100的信號SERBUS3、SERBUS1和SERBUS2上，這種安排看來是將信號SERBUS1和SERBUS2分別定為時鐘信號和數據信號。因此，顯然象器件150一類的IIC協議器件的信號SCL和SDA(分別為時鐘和數據)就分別接到串行總線信號SERBUS1和SERBUS2，如圖1A中所示。但按照本發明的一個特點，信號SCL和SDA系分別耦合到信號SERBUS2和SERBUS1上，如圖1中所示。這種不一般的安排有利地防止了總線衝突問題，下面就會談到。
在圖1所示的實施例中，控制μC100產生IIC和IM格式的信息，以便供與IIC器件(例如器件150)和IM器件(例如器件160)通訊之用。控制μC100通過採用叫做「移位寄存器」方式和「位衝擊」(bit-bang)方式的兩種工作方式完成這項程序。移位寄存器方式用以產生IM格式信號，位衝擊方式用以產生IIC格式信號。
在移位寄存器方式時，IM格式串行數據(總線線路SERBUS2上的IM信號DATA)採用圖1中的8位移位寄存器112而產生。移位寄存器112是專用串行通信接口(SCI)110在μC100中的一部分。從圖2B中可以看到，IM格式數據信號的各8位數據值的組成是一致的。因此，8位移位寄存器能有效地產生IM格式的8位串行數據信號。例如，當從μC100到象器件160一類的器件進行傳輸時，μC100將8位地址存入8位移位寄存器112，並將各位通過信號SDAT移到總線線路SERBUS2上，以產生IM格式信息的8位地址部分。傳輸地址之後就將8位數據字節存入移位寄存器12中，並將8位數據移到總線線路SERBUS2上。
圖2A示出IIC總線協議要求數據信號(信號SDA)的波形與IM協議的波形相比是不規則的波形。更具體地說，要求8位地址或數據的起始位和確認位。移位寄存器112的容量限定在8位，這妨礙了IIC數據信號所要求的有效地產生不規則序列。因此9位序列通過在「位衝擊」方式過程中執行的軟體程序在μC100中產生。位衝擊操作採用μC100的內部寄存器和數據管理功能，從而每次一位地在信號BDAT上產生所要求的串行位模式。例如，信號BDAT可耦合到內部寄存器的一個位上。對內部寄存器的內容的寄存、移位和履行邏輯操作的指令都可用來改變信號BDAT的值，以提供所希望有串行數據序列。
應該指出的是，位衝擊方式可用產生既適用於IM格式也適用於IIC格式的串行數據信號。但移位寄存器112產生串行數據信號時的數速率比位衝擊操作時的高得多，這是因為衝擊處理中含有軟體執行延遲所致。因此，只要有可能最好採用移位寄存器方式。
圖1中，μC100中裝有三態的MUX120和130供移位寄存器工作方式與位衝擊工作方式之間的轉換之用。MUX的轉換由μC100通過耦合到MUX120和MUX130上的控制信號(圖1中未示出)控制。控制信號促使MUX120和MUX130在串行移位方式過程中通過MUX120和130的「A」輸入端將來自SCI110的信號SCLK和SDAT分別耦合到串行總線線路SERBUS1和SERBUS2上。於是在串行總線線路SERBUS1和SERBUS2上分別產生分別對應於信號SCLK和SDAT的IM總線信號CLOCK和DATA。在位衝擊方式過程中，信號SDAT和BCLK在μC100中產生，並通過MUX120和MUX130的「B」輸入端分別耦合到串行總線線路SERBUS1和SERBUS2上。於是串行總線線路SERBUS1和SEBUS2上分別產生分別對應於信號SDAT和BCLK的IIC總線信號SDA和SCL。總線線路SERBUS3僅僅是IM格式器件的啟動信號IDENT，且工作方式改變時不轉換。
MUX120和MUX130的三態特點使得在總線線路SERBUS1和SERBUS2上可以雙向工作。控制μC100根據特定串行總線操作是否涉及數據從μC100寫到某一器件、或數據從某一器件讀入μC100中而控制MUX120和130的三態特點的操作。
如圖1和下面的表1中所示，MUX120和MUX130的動作促使總線線路SERBUS1和SERBUS2的功能在從串行移位方式(IM格式信息)轉換到位衝擊方式(IIC格式信息)時逆轉。
表1SERBUS 1SERBUS 2方式/格式耦合到功能耦合到功能移位寄存器/IMSCLK時鐘SDAT數據位衝擊/IICBDAT數據BCLK時鐘一般說來，總線線路在信號處理系統中的作用不會在時鐘和數據功能之間轉換。研究下面有關上述總線衝突問題可能原因的詳細說明之後，可以更好地理解上述那種方案的有利性能。
為說明總線衝突情況，下面將就圖1A進行論述。圖1A中，IIC器件的信號SCL和IM器件的信號CLOCK被接到串行總線線路SERBUS1，且信號SDA和DATA都被接到串行總線線路SERBUS2。因此，總線線路SERBUS1總是提供時鐘信號，總線線路SERBUS2總是提供數據信號。結果，圖1A的方案也包括來自SCI110的SDAT和位衝擊產生的信號BDAT(兩者都耦合到MUX130)和信號SCLK和BCLK(兩者都接MUX120)。
圖3示出了在傳輸IIC格式之後傳輸IM格式時圖1A所示系統中可能出現的總線衝突問題。圖3中示出了由IM傳輸、IIC格式傳輸和另一IM格式傳輸組成的一序列傳輸。在第一IM傳輸期間，信號SDAT耦合到SERBUS2上，且其值移出移位寄存器112外。在下一個IIC傳輸期間，MUX130將信號BDAT耦合到總線線路SERBUS2上，同時信號SDAT保持原先移出移位寄存器21外的上一個值。在圖3的實例中，信號SDAT的上一個值是邏輯0。在IIC傳輸終了時，信號BDAT的值被設定為邏輯1，從而產生EOT情況，並使總線進入暫不工作的狀態。
在以後的IM傳輸開始時，MUX130經過轉換，將信號SDAT耦合到總線線路SERBUS2上。MUX130的轉換會促使串行總線線路SERBUS2從暫停不工作狀態的邏輯1進入來自上一個IM傳輸的信號SDAT的邏輯0值。總線線路SERUS1與SERBUS2之間不相等的信號延遲可能會使總線線路SERBUS2從邏輯1到邏輯0的轉換時間的定時隨總線線路SERBUS1上的變化而變化。圖3中信號SERBUS2的陰影部分示出了該轉換時間定時的變化。不相等延遲可能是例如不相等的寄生電阻和電容效應引起的。這些寄生元件在圖1和1A中用電阻器R1和R2以及電容器C1和C2表示。電阻器R3是IIC數據線可能需要的工作器件(pullupdevice)，因為IIC器件中的總線線路驅動器一般呈開路集電極的結構。R1和R3的一般阻值分別為1千歐和10千歐。
若總線線路SERBUS2上轉入邏輯0是在信號SERBUS1處於邏輯1時發生的，則在IM傳輸期間IIC器件會產生假起動情況，如圖3中所示。這樣，IIC器件和IM器件都檢測出起動情況。上面說過，IIC傳輸的串行數據位的有效位與IM傳輸的不同(IM是先傳輸LSB，IIC則先傳輸MSB)。因此即使IM器件和IIC器件沒有分派到同樣的地址，在打算進行IM傳輸時IM器件欲使用的地址信息對IIC器件來說也是有效的地址。於是假的IIC起動情況和有效的IM起動情況可能會同時對IIC器件和IM器件起作用。起作用的IIC器件就會用確認位去響應有效地址從而可能破壞IM數據信號。
通過將按照本發明的上述和圖1中所示特點的總線線路的作用功能加以逆反，於是，在IM傳輸開始時將信號SDAT加在總線線路SERBUS2上的MUX轉換將促使由此產生的任何信號SERBUS2轉換耦合到如圖1中所示的IIC器件的時鐘輸入端(SCL)，而不是耦合到圖1A中的數據輸入端(SDA)。這樣就不會發生圖3中所示的假起動情況。
由於總線線路的功能的逆轉，會產生類似的問題。例如，參看圖3，若IM器件地址的第一個地址位或多個地址位在第二IM傳輸中處於邏輯1，則總線SERBUS1上的IM時鐘信號CLOCK改變時，總線線路SERBUS2上的IM數據信號DATA會仍然處於邏輯1。因此，(總線線路SERBUS2上的)IIC時鐘信號SCL在(總線線路SERBUS1上的)IIC數據信號SDA變化時仍然處於邏輯1。這個情況產生了一序列的IIC起動情況。然而，由於SERBUS1上的IM時鐘信號在每次轉換到邏輯0之後即刻返回到邏輯1，因而每次起動情況之後接著就是IIC停止情況或EOT。結果IIC器件收不到完整的8位地址，因而不可能產生導致去破壞IM傳輸的假確認位。
重複傳輸IM格式的信息時也會產生總線衝突。圖4A示出一個IM格式信息結束(用傳輸「停止」或「結束」(EOT)脈衝表示和另一IM信息開始的情況。在一個信息結束時，IM信號CLOCK和DATA(在圖1A中的總線線路SERBUS1和SERBUS2)被迫轉入不起作用狀態的邏輯1。如圖4A中所示，信號DATA在信號CLOCK已轉入邏輯1之後開始轉入邏輯1。圖4A中所示的信號CLOCK與DATA的轉換之間的時間延遲可能由上述對串行總線線路上的不相等的寄生載負引起的。經過邏輯轉換閾值VT之後，信號DATA實際上處於邏輯1。但瞬時信號(例如雜波)可能會當信號DATA完成其轉入邏輯1的轉換之前而已通過閾值VT之後在信號DATA中產生負向的尖峰脈衝。因此信號DATA可能會在信號CLICK處於邏輯1時表現為趨向邏輯0的脈衝。若該脈衝持續時間足夠長且系統如圖1A那樣連接，則會產生假IIC起動情況。
圖4B示出在如圖1A那樣連接的系統中在出現一序列的IM格式信息的過程中可能出現的總線衝突的另一個可能原因。圖1中所示的系統可以設計得使在IM傳輸終了時信號CLOCK和DATA上的任何「強迫」狀態(例如迫使為邏輯1的狀態)在IM傳輸終了時被釋放為第三態(高阻抗)，以防該強迫狀態幹擾以後的總線傳輸。然而在該第三態情況漏洩電流將促使信號DATA值的變化較慢，如圖4B所示。若高阻抗狀態持續的時間足夠長，信號DATA(總線線路SERBUS2)值的變化可能會與轉換閾值VT相交叉，有效地將信號DATA的狀態改變到邏輯0。若狀態改變時信號CLOCK(總線線路SERBUS1)處於邏輯1，則在接線如圖1的系統中存在假IIC起動情況。
圖4A和4B中所示的潛在問題是由按照本發明的特點的轉換總線線路的功能所解決的。如上面對圖3所作的說明那樣，象圖1中那樣轉換總線線路的功能可以防止IIC器件的信號SDA上產生上述假轉換，從而防止在上述情況下產生假IIC起述假轉換，從而防止在上述情況下產生假II起動情況。
權利要求
1.一種設備，包括一個數據總線，由第一總線線路(SERBUS1)和第二總線線路(SERBUS2)組成；第一裝置(160)和第二裝置(150)，耦合到所述數據總線上，供根據所述數據總線上的信號處理數據之用；和控制裝置(CONTROLμC，110)，耦合到所述數據總線，用於提供信號來控制所述第一和第二裝置進行的數據處理；其特徵在於；所述第一裝置有一個時鐘輸入端(CLOCK)和數據輸入端(DATA)，分別耦合到所述第一和第二總線線路上，用以根據在所述時鐘和數據輸入端收到的時鐘和數據信號來處理數據；所述第二裝置有一個時鐘輸入端(SCL)和一個數據輸入端(SDA)，分別耦合到所述第二和第一總線線路上，用以根據在所述時鐘和數據輸入端收到的時鐘和數據信號來處理數據；且所述控制裝置在第一工作方式期間在所述第一總線線路上產生時鐘信號(IMCLOCK)，在所述第二總線線路上產生數據信號(IMDATA)，以控制所述第一數據處理裝置的工作而不影響所述第二數據處理裝置的工作，並在第二工作方式期間在所述第一總線線路上產生數據信號(ⅡCDATA)，在所述第二總線線路上產生時鐘信號(ⅡC CLOCK)，以控制所述第二數據處理裝置的工作而不影響所述第一數據處理裝置的工作。
2.如權利要求1所述的設備，其特徵在於，所述控制裝置(CONTROLμC，110)包括一個微處理器(CONTROLμC)，在所述第一工作方式期間產生所述數據信號，並產生表明所述設備是在所述第一工作方式下工作還是在第二工作方式下工作的控制信號;一個移位寄存器(112)，在所述第二工作方式期間產生所述數據信號;和一個多路轉換器(120，130)，根據所述控制信號在所述第一工作方式期間將來自所述微處理器的所述數據信號耦合到所述第二總線線路上，並在所述第二工作方式期間將來自所述移位寄存器的所述數據信號耦合到所述第一總線線路上。
3.如權利要求2所述的設備，其特徵在於，所述總線是串行數據總線。
全文摘要
一種包括串行數據總線的總線受控的信號處理系統，具有第一和第二總線線路(SERBUS1，SERBUS2)用以將不同的輔助處理器(160，150)耦合到主控制處理器(CONTROLμC)上。各輔助器件需用一個以上的數據總線協議。一個協議專用的輔助器件的時鐘和數據端子分別接第一和第二總線線路。控制處理器改變使用中的協議以產生所需的總線傳輸，並在各總線協議間轉換時改變二總線線路的作用以避免某些一總線衝突情況。
文檔編號H04L29/06GK1084986SQ9311800
公開日1994年4月6日 申請日期1993年9月18日 優先權日1992年9月18日
發明者W·J·特斯丁 申請人:湯姆森消費電子有限公司