一種二極體輔助觸發的具有二次導通路徑的可控矽器件的製作方法

2023-11-11 10:09:07 1

專利名稱：一種二極體輔助觸發的具有二次導通路徑的可控矽器件的製作方法
技術領域：
本發明屬於集成電路領域，具體涉及一種用於低工作電壓域的集成電路的ESD防護的可控矽器件。
背景技術：
自然界的靜電放電(ESD)現象對集成電路的可靠性構成嚴重的威脅。在工業界， 集成電路產品的失效30%都是由於遭受靜電放電現象所引起的，而且越來越小的工藝尺寸，更薄的柵氧厚度都使得集成電路受到靜電放電破壞的機率大大增加。因此，改善集成電路靜電放電防護的可靠性對提高產品的成品率具有不可忽視的作用。靜電放電現象的模式通常分為四種HBM(人體放電模式)，匪(機器放電模式)， CDM(組件充電放電模式)以及電場感應模式(FIM)。而最常見也是工業界產品必須通過的兩種靜電放電模式是HBM和MM。當發生靜電放電時，電荷通常從晶片的一隻引腳流入而從另一隻引腳流出，此時靜電電荷產生的電流通常高達幾個安培，在電荷輸入引腳產生的電壓高達幾伏甚至幾十伏。如果較大的ESD電流流入內部晶片則會造成內部晶片的損壞，同時，在輸入引腳產生的高壓也會造成內部器件發生柵氧擊穿現象，從而導致電路失效。因此，為了防止內部晶片遭受ESD損傷，對晶片的每個引腳都要進行有效的ESD防護，對ESD 電流進行洩放。在集成電路的正常工作狀態下，靜電放電保護器件是處於關閉的狀態，不會影響輸入輸出引腳上的電位。而在外部靜電灌入集成電路而產生瞬間的高電壓的時候，這個器件會開啟導通，迅速的排放掉靜電電流。ESD防護設計不但要對內部晶片保護，還要保證不對晶片的正常工作產生影響，即僅當ESD到來時，ESD防護結構開啟工作，而在電路輸入輸出信號、正常供電的情況下需要保證ESD防護結構不會開啟工作，否則就會發生閂鎖效應，這就要求ESD防護器件開啟後的鉗位電壓始終要高於電路正常工作時的供電電壓，或者ESD防護器件鉗位時的電流值要高於電路正常工作時流入輸出輸出端的電流值。另外，ESD防護器件必須滿足其開啟電壓要低於被保護電路的損壞電壓，否則在ESD防護器件開啟之前被保護電路就可能發生損壞。 在低工作電壓域，這種對ESD防護器件的低鉗位電壓和低開啟電壓的要求則更為苛刻，往往要求ESD防護器件的鉗位電壓在2V左右而開啟電壓則不能高於6V。現有技術公開了一種常規的二極體輔助觸發的可控矽，剖面圖如圖1所示，在P型襯底上依次設有第一 N阱、第一 N+注入區、第一 P+注入區、第二 N阱和第三N阱，在第一、二、和三N阱中各設有一 P+注入區和一 N+注入區。該二極體輔助觸發的可控矽結合了二極體的低開啟電壓和可控矽的高ESD防護能力而成為一種優秀的ESD防護器件，但該二極體輔助觸發的可控矽依舊有著鉗位電壓過低，易發生閂鎖效應的風險，需要對其進行提高鉗位鉗位電壓或者提高鉗位點電流值的改進
發明內容
針對現有技術中的缺陷，本發明提供了一種改進的二極體輔助觸發的具有二次導通路徑的可控矽器件，能夠提供低工作電壓域電路的ESD保護，並通過提高可控矽鉗位點的電流值來避免閂鎖效應的發生。一種二極體輔助觸發的具有二次導通路徑的可控矽器件，包括P型襯底，其中，所述的P型襯底上依次設有第一 P+注入區、第一 N+注入區、第一 N阱、第二 N阱和第三N阱， 所述的第一 N阱上依次設有第二 P+注入區、第二 N+注入區和第三P+注入區，所述的第二 N阱上依次設有第四P+注入區和第三N+注入區，所述的第三N阱上依次設有第五P+注入區和第四N+注入區；所述第一 P+注入區、第一 N+注入區和第三N+注入區均與電學陰極相連，所述的第二 P+注入區和第三P+注入區均與電學陽極相連，所述的第二 N+注入區與第五P+注入區相連，所述的第四P+注入區與第四N+注入區相連。本發明中，所述的第一 P+注入區、第一 N+注入區、第一 N阱、第二 N阱和第三N阱依次設置，第二 N阱和第三N阱位於遠離第一 P+注入區和第一 N+注入區一側，第一 N阱中第二 P+注入區靠近第一 N+注入區，第一 N阱中第三P+注入區靠近第二 N阱中第四P+注入區，第二 N阱中第三N+注入區靠近第三N阱中第五P+注入區。第二 P+注入區、第一 N 阱、P型襯底和第一 N+注入區組成主可控矽路徑，第三P+注入區、第一 N阱、P型襯底和第二 N阱組成寄生可控矽路徑。所述的二極體輔助觸發的具有二次導通路徑的可控矽器件的實現方式如下當電學陽極出現ESD電流後，電流會先從第三P+注入區流入第一 N阱，然後從第二 N+注入區流出第一 N阱然後從第五P+注入區流入第三N阱，從第四N+注入區流出第三 N阱，隨後從第四P+注入區流入第二 N阱，最終從第三N+注入區流出第二 N阱進入電學陰極。該ESD電流流經的路徑稱為二極體輔助觸發可控矽的觸發路徑。隨後，寄生可控矽會開啟工作，此時電流將從第三P+注入區注入並流經第三P+注入區、第一 N阱、P型襯底和第二 N阱組成的寄生可控矽路徑，最終從第三N+注入區流出進入電學陰極。當寄生可控矽工作一段時間後，隨著電流的增大，主可控矽會開啟工作，此時電流將從第二 P+注入區注入並流經第二 P+注入區、第一 N阱、P型襯底和第一 N+注入區組成的主可控矽路徑，最終經由第一 N+注入區流出進入電學陰極。不同於傳統二極體輔助觸發的可控矽的開啟工作過程，本發明的二極體輔助觸發的具有二次導通路徑的可控矽器件中，在二極體串導通與主可控矽開啟工作之間，加入了寄生可控矽導通的這一階段，使得主可控矽鉗位電壓時鉗位點的電流值因為寄生可控矽的導通而被提高了。即二極體輔助觸發的可控矽鉗位點的電流值不再是二極體串觸髮結束後的電流值，而是寄生可控矽導通結束時的電流值，所以鉗位點電流值的提高帶來的是閂鎖效應發生概率的大大降低。此外，相對於傳統的二極體輔助觸發的可控矽，本發明的二極體輔助觸發的具有二次導通路徑的可控矽器件中，並沒有增加任何附加的結構或者電路，所以並不會消耗更多的矽片面積，是一種經濟有效的低工作電壓域電路ESD防護方案。本發明的二極體輔助觸發的具有二次導通路徑的可控矽器件，通過優化可控矽與二極體的連接和布局，利用二極體串形成的寄生可控矽路徑來實現二極體輔助觸發的可控矽的二次導通，從而提高可控矽鉗位電壓時鉗位點的電流值來避免閂鎖效應的發生。本發明結構簡單，電流均勻，器件強壯性好，穩定可靠。相比傳統基於二極體和MOS管的ESD防護方案，本發明有著面積效率上的優勢；相比傳統二極體輔助觸發的可控矽防護方案，本發明有著低閂鎖風險的優勢。


圖1為常規的二極 管輔助觸發的可控矽器件的剖面圖。圖2為本發明的二極體輔助觸發的具有二次導通路徑的可控矽器件的剖面圖。圖3為圖2中二極體輔助觸發的具有二次導通路徑的可控矽器件的兩條導通路徑的標註，虛線為寄生可控矽的導通路徑，實線為主可控矽的導通路徑。
具體實施例方式下面結合實施例和附圖來詳細說明本發明，但本發明並不僅限於此。如圖2所示，一種二極體輔助觸發的具有二次導通路徑的可控矽器件，包括P型襯底21，其中，P型襯底21上依次設有第一 P+注入區22、第一 N+注入區23、第一 N阱24、第二 N阱25和第三N阱26 ；第一 N阱24上依次設有第二 P+注入區24a、第二 N+注入區24b 和第三P+注入區24c，第二 N阱25上依次設有第四P+注入區25a和第三N+注入區25b， 第三N阱26上依次設有第五P+注入區26a和第四N+注入區26b ；第一 P+注入區22、第一 N+注入區23和第三N+注入區25b均與電學陰極相連，第二 P+注入區24a和第三P+注入區24c均與電學陽極相連，第二 N+注入區24b與第五P+ 注入區26a相連，第四P+注入區25a與第四N+注入區26b相連。上述的P型襯底，N講，N+, P+注入區結構採用現有的標準CMOS集成電路製造工藝即可實現。上述的二極體輔助觸發的具有二次導通路徑的可控矽器件的實現方式，如圖3所
7J\ ο當電學陽極出現ESD電流後，電流會先從第三P+注入區24c流入第一 N阱24，然後從第二 N+注入區24b流出第一 N阱24然後從第五P+注入區26a流入第三N阱26，從第四N+注入區26b流出第三N阱26，隨後從第四P+注入區25a流入第二 N阱25，最終從第三N+注入區25b流出第二 N阱25進入電學陰極。該ESD電流流經的路徑稱為二極體輔助觸發可控的觸發路徑。隨後，圖3中虛線所標註的寄生可控矽會開啟工作，此時電流將從第三P+注入區 24c注入並流經第三P+注入區24c、第一 N阱24、P型襯底21和第二 N阱25組成的寄生可控矽路徑，最終從第三N+注入區25b流出進入電學陰極。當寄生可控矽工作一段時間後，隨著電流的增大，圖3中實線所標註的主可控矽會開啟工作，此時電流將從第二 P+注入區24a注入並流經第二 P+注入區24a、第一 N阱24、 P型襯底21和第一 N+注入區23組成的主可控矽路徑，最終經由第一 N+注入區23流出進入電學陰極。不同於傳統二極體輔助觸發的可控矽的開啟工作過程，上述的二極體輔助觸發的具有二次導通路徑的可控矽器件中，在二極體串導通與主可控矽開啟工作之間，加入了寄生可控矽導通的這一階段，使得主 可控矽鉗位電壓時鉗位點的電流值因為寄生可控矽的導通而被提高了。即二極體輔助觸發的可控矽鉗位點的電流值不再是二極體串觸髮結束後的電流值，而是寄生可控矽導通結束時的電流值，所以鉗位點電流值的提高帶來的是閂鎖效應發生概率的大大降低。 此外，相對於傳統的二極體輔助觸發的可控矽，上述的二極體輔助觸發的具有二次導通路徑的可控矽器件中，並沒有增加任何附加的結構或者電路，所以並不會消耗更多的矽片面積，是一種經濟有效的低工作電壓域電路ESD防護方案。
權利要求
1.一種二極體輔助觸發的具有二次導通路徑的可控矽器件，包括P型襯底(21)，其特徵在於所述的P型襯底(21)上依次設有第一 P+注入區(22)、第一 N+注入區(23)、第一 N阱(24)、第二 N阱(25)和第三N阱(26)，所述的第一 N阱(24)上依次設有第二 P+注入區(24a)、第二 N+注入區(24b)和第三P+注入區(24c)，所述的第二 N阱(25)上依次設有第四P+注入區(25a)和第三N+注入區(25b)，所述的第三N阱(26)上依次設有第五P+注入區(26a)和第四N+注入區(26b)；所述第一 P+注入區(22)、第一 N+注入區(23)和第三N+注入區(25b)均與電學陰極相連，所述的第二 P+注入區(24a)和第三P+注入區(24c)均與電學陽極相連，所述的第二 N+注入區(24b)與第五P+注入區(26a)相連，所述的第四P+注入區(25a)與第四N+注入區(26b)相連。
2.根據權利要求1所述的二極體輔助觸發的具有二次導通路徑的可控矽器件，其特徵在於，所述的二極體輔助觸發的路徑為從電學陽極流入的電流從第三P+注入區(24c)流入第一 N阱(24)後依次流過第一 N 阱(24)、第三N阱(26)和第二 N阱(25)，最終從第二 N阱(25)的第三N+注入區(25b)流入電學陰極。
全文摘要
本發明公開了一種二極體輔助觸發的具有二次導通路徑的可控矽器件，通過優化可控矽與二極體的連接和布局，利用二極體串形成的寄生可控矽路徑來實現二極體輔助觸發的可控矽的二次導通，提高可控矽鉗位電壓時鉗位點的電流值來避免閂鎖效應的發生。本發明結構簡單，電流均勻，器件強壯性好，穩定可靠。相比傳統基於二極體和MOS管的ESD防護方案，本發明有著面積效率上的優勢；相比傳統二極體輔助觸發的可控矽防護方案，本發明有著低閂鎖風險的優勢。
文檔編號H01L27/02GK102254911SQ20111019535
公開日2011年11月23日 申請日期2011年7月13日 優先權日2011年7月13日
發明者吳健, 曾傑, 苗萌, 董樹榮, 鄭劍鋒, 韓雁, 馬飛 申請人:浙江大學