一種雙層隔離混合晶向應變矽納米線cmos製備方法
2023-07-31 00:00:21 3
專利名稱：一種雙層隔離混合晶向應變矽納米線cmos製備方法
技術領域：
本發明涉及半導體器件製造領域，尤其涉及一種雙層隔離混合晶向應變矽納米線CMOS製備方法。
背景技術：
通過縮小電晶體的尺寸來提高晶片的工作速度和集成度、減小晶片功耗密度一直是微電子工業發展所追求的目標。在過去的四十年裡，微電子工業發展一直遵循著摩爾定律。當前的場效應電晶體的物理柵長已接近20n m，柵介質也僅有幾個氧原子層厚，通過縮小傳統場效應電晶體的尺寸來提高性能已面臨一些困難，這主要是因為小尺寸下短溝道效應和柵極漏電流使電晶體的開關性能變壞。納米線場效應電晶體(NWFET，Nanowire MOSFET)有望解決這一問題。一方面，小的溝道厚度和寬度使NWFET的柵極更接近於溝道的各個部分，有助於電晶體柵極調製能力的增強，而且它們大多採用圍柵結構，柵極從多個方向對溝道進行調製，能夠進一步增強調製能力，改善亞閾值特性。因此，NWFET可以很好地抑制短溝道效應，使電晶體尺寸得以進一步縮小。另一方面，NWFET利用自身的細溝道和圍柵結構改善柵極調製力和抑制短溝道效應，緩解了減薄柵介質厚度的要求，有望減小柵極漏電流。此外，納米線溝道可以不摻雜，減少了溝道內雜質離散分布和庫侖散射。對於一維納米線溝道，由於量子限制效應，溝道內載流子遠離表面分布，故載流子輸運受表面散射和溝道橫向電場影響小，可以獲得較高的遷移率。基於以上優勢，NWFET越來越受到科研人員的關注。由於Si材料和工藝在半導體工業中佔有主流地位，與其他材料相比，矽納米線場效應電晶體(SiNWFET)的製作更容易與當前工藝兼容。NWFET的關鍵工藝是納米線的製作，可分為自上而下和自下而上兩種工藝路線。對於Si納米線的製作，前者主要利用光刻(光學光刻或電子束光刻)和刻蝕(ICP、RIE刻蝕或溼法腐蝕)工藝，後者主要基於金屬催化的氣-液-固(VLS)生長機制，生長過程中以催化劑顆粒作為成核點。目前，自下而上的工藝路線製備的矽納米線由於其隨機性而不太適合SiNWFET的製備，因此目前的矽納米線場效應電晶體中的SiNW主要是通過自上而下的工藝路線製備。當前，在先進半導體器件製造中引入應變工程非常普遍，對於溝道方向為〈110〉的M0SFET，當溝道方向具有張應力時，可以有效增大NM0SFET的電流驅動能力，而當溝道方向具有壓應力時，可以有效增大PMOSFET的電流驅動能力。同樣道理，對於最先進的半導體納米線場效應電晶體(Nanowire Field EffectTransistor, NWFET)，如果在其納米線長度方向(即溝道方向)引入應變工程，也將大大增大NWFET的電流驅動能力。Masumi Saitoh等人在IEDM2010論文「Understandingof Short-Channel Mobility in Tri-Gate Nanowire MOSFETs and Enhanced StressMemorization Technique for Performance Improvement」中J艮道了在針對 NW nFET中引入應力工程後(採用應力記憶技術，SMT),電流驅動能力增大了 58%。
美國專利US20110254058A1、US20110254099A1、US20110254101A1、US20110254013AUUS20110254102AUUS20110254100AUUS20110248354A1 中公開了全包圍柵混合晶向CMOS場效應電晶體結構，但是它們都有以下共同缺陷NM0S和PMOS共用同一柵極層，只能實現鉗位式的CMOS結構，無法實現NMOS和PMOS分離結構，而實際CMOS電路中具有大量NMOS和PMOS分離結構。NMOS和PMOS共用同一柵極層，無法針對NMOS和PMOS分別進行柵極功函數調節和柵極電阻率調節。工藝上很難實現針對NMOS和PMOS分別進行源漏離子注入。
發明內容
本發明針對現有技術中存在的缺陷，提出一種新型的雙層隔離混合晶向應變矽納米線CMOS製備方法，在有效克服現有技術缺陷同時，又能保持同樣高的器件集成密度。此夕卜，可以有效增大載流子遷移率，進而增大CMOS電流驅動能力。為了實現上述目的，本發明提供一種雙層隔離混合晶向應變矽納米線CMOS製備方法，包括以下順序步驟
步驟I :對頂層矽含有雜質離子且表面晶向為(110)的SOI矽片進行光刻和刻蝕定義出矽納米線場效應電晶體的區域，刻蝕至暴露出埋氧層為止，除去光刻和刻蝕過程中留下的光阻和/或硬掩膜。步驟2 :採用溼法刻蝕除去SOI頂層矽片下方的部分埋氧層，使得矽納米線區域下方存在空洞層，其中頂層矽層源漏襯墊位置與下面的埋氧層相連。步驟3 :採用熱氧化工藝和溼法刻蝕工藝去除頂層矽層中矽納米線區表面的氧化層，製備形成矽納米線，在器件上澱積絕緣介質層，使得矽片層下方空洞層中填充絕緣介質；對絕緣介質層進行磨平，使得NWFET的源漏襯墊上方形成2(T200nm的絕緣介質層。步驟4 :對絕緣介質層進行光刻和選擇性刻蝕，刻蝕除去NWFET的柵極區域的絕緣介質，暴露出SiNW，刻蝕至露出埋氧層為止。步驟5 :對器件進行柵極氧化層工藝，在SiNW和襯底及源漏區域表面形成Si02、Si0N、Si3N4、高k介質層、或其的混合柵氧層；再在柵極氧化層上澱積柵極材料，研磨去除多餘柵極材料。步驟6 :對器件進行光刻和刻蝕，將源漏襯墊區刻蝕開，刻蝕至留下底部矽薄層；去除光阻，在刻蝕出的源漏襯墊區域選擇性外延生長SiGe，同時進行源漏元位摻雜。步驟7 :對器件進行源漏退火工藝和自對準金屬矽/鍺矽合金工藝，從而製備得到下層(110)表面晶向應變矽納米線PM0SFET，在器件表面沉積絕緣介質層以隔離PMOSFET和NM0SFETo步驟8 :將(100)表面晶向矽和已製備有(110)/〈110〉SiNW PMOSFET的支撐片進行低溫鍵合處理，使得絕緣介質層上形成(100)矽層，這時如果上層矽層厚度不夠則可以進行低溫外延生長矽層以增大上層矽層厚度。步驟9 :在步驟8形成的矽層上重複進行上述步驟I至7所述的步驟，形成上層(100)表面晶向應變矽納米線NM0SFET，在上層NM0SFET過程中源漏襯墊區域選擇性外延生長 SiC。步驟10 :通過後道金屬互連工藝引出下層PMOSFET和上層NM0SFET各埠。
在本發明提供的一個優選實施例中，所述頂層含有雜質離子的SOI矽片選用對SOI矽片進行離子注入形成或在形成SOI矽片過程中形成雜質離子。在本發明提供的一個優選實施例中，所述矽納米線的截面形狀為圓形、橫向跑道型或縱向跑道型。在本發明提供的一個優選實施例中，所述下層PMOSFET製備過程中，外延生長SiGe中的Ge的化學摩爾比為1°/Tl00%，優選的外延生長SiGe中的Ge的化學摩爾比為10 50%。在本發明提供的一個優選實施例中，所述下層PMOSFET製備過程中，源漏本位摻 雜選用B、BF、BF2或其混合離子。在本發明提供的一個優選實施例中，所述上層NM0SFET製備過程中，外延生長SiC中的C的化學摩爾比為0. Of 10%。優選的外延生長SiC中的C的化學摩爾比為0. f 5%。在本發明提供的一個優選實施例中，所述上層NM0SFET製備過程中，源漏本位摻雜選用P，As或其混合離子。在本發明提供的一個優選實施例中，所述步驟9中個各步驟在小於500°C的環境下進行。在本發明提供的一個優選實施例中，所述高k介質層為Hf02、ZrO2, La203、A1203、TiO2' SrTiO3> LaAlO3' Y2O3> HfOxNy、ZrOxNy、La2OxNy' Al2OxNy' TiOxNy、SrTiOxNy, LaAlOxNy' Y2OxNy的一種或組合物材料。本發明提供一種雙層隔離混合晶向應變矽納米線CMOS製備方法，形成上下兩層MOSFET的溝道區是具有不同表面晶向的矽納米線，其中下層MOSFET為PMOSFET，上層MOSFET為NM0SFET。由於引入應力機制，在下層PMOSFET的溝道中沿源漏方向引入壓應力，從而增大PMOSFET載流子空穴的遷移率；在上層NM0SFET的溝道中沿源漏方向引入張應力，從而增大NM0SFET載流子電子的遷移率。由於引入應力機制，有效增大CMOS的電流驅動能力。
圖I是製備使用的SOI矽片結構剖面示意圖。圖2 (a)和圖2 (b)是本發明雙層隔離混合晶向應變矽納米線CMOS中製備出矽納米線後器件結構的俯視圖和剖面圖。圖3是本發明中SiNW截面示意圖。圖4是本發明雙層隔離混合晶向應變矽納米線CMOS中矽層下方空洞層填充絕緣介質後的結構剖面示意圖。圖5 (a)和圖5 (b)是本發明雙層隔離混合晶向應變矽納米線CMOS中刻蝕去除柵極區域的絕緣介質露出SiNW後器件的俯視圖和剖面圖。圖6 (a)和圖6 (b)是本發明雙層隔離混合晶向應變矽納米線CMOS中在溝槽內沉積柵極材料後器件的俯視圖和剖面圖。圖7是本發明雙層隔離混合晶向應變矽納米線CMOS中沉積完上下層之間隔離介質層後器件的結構剖面示意圖。圖8是本發明中Si鍵合片與製備有(110)/〈110〉SiNW PMOSFET支撐片進行低溫鍵合的工藝剖面示意圖。圖9是本發明中低溫鍵合完成後的剖面結構剖面示意圖。圖10是本發明中形成上層NM0SFET後的剖面結構剖面示意圖。圖11 (a)和圖11 (b)是本發明中完成後道金屬互連工藝引出下層PMOSFET和上層NM0SFET各埠後的沿X-X』方向和Y-V方向的剖視結構示意圖。圖12是本發明雙層隔離混合晶向應變矽納米線CMOS的俯視結構示意圖。
具體實施例方式本發明提供一種雙層隔離混合晶向應變矽納米線CMOS製備方法。即上下兩層MOSFET的溝道區是具有不同表面晶向的矽納米線。其中，下層MOSFET可以為PM0SFET，上層MOSFET可以為NM0SFET。在下層PMOSFET的溝道中沿源漏方向引入壓應力，從而增大PMOSFET載流子空穴的遷移率；在上層NM0SFET的溝道中沿源漏方向引入張應力，從而增大·NM0SFET載流子電子的遷移率。通過應力機制的引入，有效增大CMOS的電流驅動能力。理論上講,上下兩層的SiNWFET可以採用任何表面晶向的娃納米線,根據Yang M等人的研究成果，(100)/的電子遷移率最大，(110)/的空穴遷移率最大。因此，優選地，我們以(100)表面晶向的矽納米線作為NM0SFET的溝道材料，並且NM0SFET的溝道方向為〈110〉，以(110)表面晶向的矽納米線作為PMOSFET的溝道材料，並且PMOSFET的溝道方向為〈110〉。為詳細說明本發明創造的技術內容、構造特徵、所達成目的及功效，下面將結合實施例並配合附圖予以詳細說明。如圖I所不,選用頂層含有雜質離子的SOI娃片,其中頂層娃為(110)表面晶向，埋氧層厚度為IOnnTlOOOnm,頂層矽層厚度為10nnT200nm。製備反型模式PM0SFET，則溝道雜質離子為施主雜質，製備積累模式PM0SFET，則溝道雜質離子為受主雜質。頂層含有雜質離子的SOI矽片可以通過離子注入或者頂層矽層中原始包括雜質離子，作為後續NWFET的溝道摻雜離子。對頂層含有雜質離子的SOI矽片進行光刻和刻蝕(可以採用PR mask,也可以採用Hard mask)定義出娃納米線場效應電晶體的區域,形成中間為娃納米線區域,兩邊為NWFET的源漏襯墊(Pad)。刻蝕至暴露出埋氧層為止，可以過刻蝕掉部分埋氧層。除去光刻和刻蝕過程中留下的光阻和/或硬掩膜。採用溼法刻蝕除去SOI頂層矽中矽納米線區域下方的部分埋氧層，使得矽片層下方存在空洞層，其中矽片層源漏襯墊位置與下面的埋氧層相連。採用熱氧化工藝和溼法刻蝕工藝去除矽納米線區域表面的氧化層，製備形成矽納米線，具體結構如圖2 (a)和圖2 (b)所示。根據矽納米線區域刻蝕寬度和厚度的不同，所形成矽納米線的截面形狀也不同，有圓形、橫向跑道形和縱向跑道形三種，具體結構如圖3所示。在器件上沉積絕緣介質層(如SiO2層)，使得矽層下方的空洞層填充絕緣介質，CMP將絕緣介質層磨平，使得NWFET的源漏襯墊上方的絕緣介質層厚度為10nnT2000nm，形成結構如圖4所示。如圖5 Ca)和圖5 (b)所示，對絕緣介質層進行光刻、選擇性刻蝕(可以採用PRmask,也可以採用Hard mask)將NWFET的柵極區域刻蝕出來,刻蝕掉柵極區域的絕緣介質，露出SiNW，並且一直刻蝕到埋氧層為止。在對器件進行柵氧工藝，可以通過熱氧化或者沉積工藝製備SiO2或者SiON或者Si3N4或者通過沉積工藝製備高K材料或者其組合的柵氧層，其中，高K材料可以為Hf02、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、Hf OxNy、ZrOxNy、La2OxNy、Al2OxNy'TiOxNy、SrTiOxNy、LaAlOxNy, Y2OxNy的一種或組合物材料。再在柵極氧化層上沉積柵極材料，柵極材料可以為多晶矽、無定形矽、金屬或者其組合。採用CMP研磨去除多餘柵極材料，形成結構如圖6(a)和圖6 (b)所示。對器件進行光刻、刻蝕將源漏襯墊區刻蝕開。可以採用Hard mask，優選地，採用Si3N4, SiON，TiN中的一種或者其組合。刻蝕至留下底部矽薄層；作為後續外延SiGe的籽晶 層。去除光阻,在刻蝕出的源漏襯墊區域選擇性外延生長(SEG, Selective EpitaxialGrowth) SiGe，其中Ge的化學摩爾比為1% 100%，優選地，為10% 50%。同時，進行源漏原位摻雜，優選地，摻雜B、BF、BF2離子。如果柵極材料採用多晶矽或者無定形矽，則必須在本步驟保留Hard mask以避免在柵極區域發生外延生長，如果柵極材料採用金屬，則本步驟前可以去除Hard mask。由於本工藝製備方法使得源漏區和柵極之間已經有絕緣介質隔離，並且最終源漏區和柵極區頂部是同一平面，因此不需要柵極側牆工藝，簡化了工藝流程。如果上個步驟是保留Hard mask的,這時去除Hard mask後進行源漏退火工藝。對器件進行自對準金屬矽/鍺矽合金工藝，完成下層(110)表面晶向應變矽納米線PMOSFET的製備。由於源漏區域採用e-SiGe，它們對溝道區域沿溝道方向具有壓應力作用，可以有效增大空穴遷移率，進而增大PMOSFET電流驅動能力。在器件表面沉積絕緣介質(如SiO2),以隔離上層與下層的NM0SFET和PM0SFET，形成結構如圖7所示。如圖8和圖9所示，將(100)表面晶向矽和已製備有(110)/〈110〉SiNW PMOSFET的支撐片進行低溫鍵合處理，使得絕緣介質層上形成(100)矽層，這時如果上層矽層厚度不夠則可以進行低溫外延生長矽層以增大上層矽層厚度。其中，低溫外延(100)矽層是可以進行原位摻雜，作為後續NM0SFET的溝道摻雜離子。由於下層PMOSFET已製備完成，為了不影響下層器件和金屬矽合金的性能，後續上層NM0SFET製備過程中必須採用低溫方法，一般要求低於500°C環境下進行。基於上述低溫鍵合工藝製備的上層(100)矽層，製備上層應變矽納米線NM0SFET。工藝流程與下層PMOSFET製備基本相同，這裡不贅述。其中，在刻蝕出的源漏襯墊區域選擇性外延生長SiC，其中C的化學摩爾比為0. 019^10%，優選地，為0. 19T5%。同時，進行源漏原位摻雜，優選摻雜用P，As尚子。在對於源漏雜質熱處理中，由於對下層器件溫控的要求，優選採用Laser Anneal方法，可以實現上層器件局部Anneal，而不會影響到下層器件的性能。完成自對準金屬矽合金工藝後，上層(100)表面晶向應變矽納米線NM0SFET製備完成，形成如圖10所示結構。由於源漏區域採用e-SiC，它們對溝道區域沿溝道方向具有張應力作用，可以有效增大電子遷移率，進而增大NM0SFET電流驅動能力。通過後道金屬互連工藝引出下層PMOSFET和上層NM0SFET各埠，剖面結構如圖11(a)和圖11 (b)所示。圖12是製備完成後的雙層隔離混合晶向應變矽納米線CMOS結構俯視示意圖，其中110為下層PMOSFET的SiGe源區、111為下層PMOSFET的SiGe漏區、112為下層PMOSFET柵極層、120為上層NM0SFET的SiC源區、121為上層NM0SFET的SiC漏區、122為上層NM0SFET柵極層、126為雙層堆疊SiNW鰭形有源區。以上對本發明的具體實施例進行了詳細描述，但其只是作為範例，本發明並不限制於以上描述的具體實施例。對於本領域技術人員而言，任何對本發明進行的等同修改和替代也都在本發明的範疇之中。因此，在不脫離本發明的精神和範圍下所作的均等變換和修改，都應涵蓋在本發明的範圍內。
權利要求
1.一種雙層隔離混合晶向應變矽納米線CMOS製備方法，其特徵在於，包括以下順序步驟 步驟I :對頂層矽含有雜質離子且表面晶向為(110)的SOI矽片進行光刻和刻蝕定義出矽納米線場效應電晶體的區域，刻蝕至暴露出埋氧層為止，除去光刻和刻蝕過程中留下的光阻和/或硬掩膜； 步驟2 :採用溼法刻蝕除去SOI頂層矽片下方的部分埋氧層，使得矽納米線區域下方存在空洞層，其中頂層矽層源漏襯墊位置與下面的埋氧層相連； 步驟3 :採用熱氧化工藝和溼法刻蝕工藝去除頂層矽層中矽納米線區表面的氧化層，製備形成矽納米線，在器件上澱積絕緣介質層，使得矽片層下方空洞層中填充絕緣介質；對絕緣介質層進行磨平，使得NWFET的源漏襯墊上方形成2(T200nm的絕緣介質層； 步驟4 :對絕緣介質層進行光刻和選擇性刻蝕，刻蝕除去NWFET的柵極區域的絕緣介質，暴露出SiNW，刻蝕至露出埋氧層為止； 步驟5 :對器件進行柵極氧化層工藝，在SiNW和襯底及源漏區域表面形成Si02、SiON,Si3N4、高k介質層、或其的混合柵氧層；再在柵極氧化層上澱積柵極材料，研磨去除多餘柵極材料； 步驟6 :對器件進行光刻和刻蝕，將源漏襯墊區刻蝕開，刻蝕至留下底部矽薄層；去除光阻，在刻蝕出的源漏襯墊區域選擇性外延生長SiGe，同時進行源漏元位摻雜； 步驟7 :對器件進行源漏退火工藝和自對準金屬矽/鍺矽合金工藝，從而製備得到下層(110)表面晶向應變矽納米線PM0SFET，在器件表面沉積絕緣介質層以隔離PMOSFET和NM0SFET ； 步驟8 :將(100)表面晶向矽和已製備有(110)/〈110〉SiNW PMOSFET的支撐片進行低溫鍵合處理，使得絕緣介質層上形成(100)矽層； 步驟9 :在步驟8中形成的矽層上重複進行上述步驟I至7所述的步驟，形成上層(100)表面晶向應變矽納米線NM0SFET，在上層NM0SFET過程中源漏襯墊區域選擇性外延生長SiC ； 步驟10 :通過後道金屬互連工藝引出下層PMOSFET和上層NM0SFET各埠。
2.根據權利要求I所述的製備方法，其特徵在於，所述頂層含有雜質離子的SOI矽片選用對SOI矽片進行離子注入形成或在形成SOI矽片過程中形成雜質離子。
3.根據權利要求I所述的製備方法，其特徵在於，所述矽納米線的截面形狀為圓形、橫向跑道型或縱向跑道型。
4.根據權利要求I所述的製備方法，其特徵在於，所述下層PMOSFET製備過程中，外延生長SiGe中的Ge的化學摩爾比為f 100%，優選的外延生長SiGe中的Ge的化學摩爾比為10 50%。
5.根據權利要求I所述的製備方法，其特徵在於，所述下層PMOSFET製備過程中，源漏本位摻雜選用B、BF、BF2或其混合離子。
6.根據權利要求I所述的製備方法，其特徵在於，所述上層NM0SFET製備過程中，夕卜延生長SiC中的C的化學摩爾比為0. Of 10%，優選的外延生長SiC中的C的化學摩爾比為0.I 5%。
7.根據權利要求I所述的製備方法，其特徵在於，所述上層NM0SFET製備過程中，源漏本位摻雜選用P，As或其混合離子。
8.根據權利要求I所述的製備方法，其特徵在於，所述步驟9中個各步驟在小於500°C的環境下進行。
9.根據權利要求I所述的製備方法，其特徵在於，所述高k介質層為Hf02、Zr02、La2O3、Al2O3' TiO2' SrTiO3' LaAlO3' Y2O3' HfOxNy' ZrOxNy, La2OxNy' Al2OxNy、TiOxNy' SrTiOxNy, LaAlOxNy'Y2OxNy的一種或組合物材料。
全文摘要
本發明提供一種雙層隔離混合晶向應變矽納米線CMOS製備方法。形成上下兩層MOSFET的溝道區是具有不同表面晶向的矽納米線，其中下層MOSFET為SiNW中沿源漏方向具有壓應力的PMOSFET，上層MOSFET為SiNW中沿源漏方向具有張應力的NMOSFET。
文檔編號H01L21/8238GK102683283SQ20121013393
公開日2012年9月19日 申請日期2012年5月3日 優先權日2012年5月3日
發明者黃曉櫓 申請人:上海華力微電子有限公司