半導體存儲器及其脈衝串操作方法
2023-07-07 07:53:11 2
專利名稱：半導體存儲器及其脈衝串操作方法
技術領域：
本發明涉及半導體存儲器及其脈衝串操作方法，更具體地說，涉及在正常存取操作的過程中能夠插入刷新操作的動態隨機存取存儲器(DRAM)的改進及其脈衝串操作方法。
背景技術：
近年來，比較流行的是在低功耗使用中以DRAM替代靜態隨機存取存儲器(SRAM)。這是因為DRAM的每單元面積的存儲容量比SRAM的存儲容量大得多。然而，DRAM需要刷新，而SRAM不需要。因此，提供了一種偽SRAM(下文稱為PSRAM(偽靜態隨機存取存儲器)，通過DRAM的內部電路執行的自動刷新操作，用戶可以與SRAM完全相同的方式地使用該偽SRAM，而不用通過外部電路比如刷新控制器執行刷新。
下文描述的專利文獻1公開了一種採用將正常的存取操作和刷新操作插入到單個外部循環時間的方法的PSRAM。根據這種方法，用於存取的內部循環時間和用於刷新的內部循環時間都固定在單個的外部循環時間中，因此使得在任何時間上執行刷新，而不用推遲正常的存取。
對於PSRAM，外部循環時間是決定操作速度的實際循環時間。因此，為加速PSRAM，外部循環時間需要被減小。然而，為此目的，內部循環時間需要減小到小於外部循環時間的一半，因此外部循環時間的減小不是件容易的事情。PSRAM最初具有在每個外部循環時間中固定的用於刷新的內部循環時間，以便可以在任何時間執行刷新。因此，它僅僅展現了一半的性能，難以實現加速。
為解決這種缺陷，人們開始提出採用頁式模式或者脈衝串模式(burst mode)的PSRAM。
附圖13所示為採用具有8位預取的8位脈衝串模式的PSRAM模式的PSRAM。參考附圖13，PSRAM 1包括具有64M(64×1020)個存儲器單元MC、8K(＝8×210)條字線WL和8K條位線對BL的存儲器單元陣列2。PSRAM 1進一步包括用於選擇性地驅動字線WL的行解碼器3、用於通過選擇性地驅動列選擇線(未示)來選擇位線對BL的列解碼器4和用於在存儲器單元陣列2和I/O總線5之間交換讀或寫數據的數據路徑電路6。
數據路徑電路6包括128個二級讀出放大器(讀緩衝器)(未示)、128個寫緩衝器(未示)和128個預取/預載鎖存器(未示)。每個二級讀出放大器將讀數據從存儲器單元陣列2提供到對應的預取/預載鎖存器。每個寫緩衝器將從I/O總線5接收的寫數據提供到對應的預取/預載鎖存器。預取/預載鎖存器臨時地保持讀或寫數據。
如附圖14所示，一旦驅動字線WL就將數據讀出到位線對BL，而一旦啟動讀出放大器就放大該數據。在這種狀態下驅動列選擇線CSL時，接通位開關(未示)。然後通過位開關從位線對中讀出數據。通過二級讀出放大器放大該讀數據，並將其鎖存到預取/預載鎖存器中。
在其中鎖存整個脈衝串長度的數據的全位預取模式中，在每次輸入或輸出時讀或寫8位數據，因此總共讀或寫128位(＝8位×16)的數據。換句話說，選擇單個字線WL；啟動所有的8K讀出放大器SA；以及從8K位讀數據中分別將128位讀數據獲取到128個預取/預載鎖存器。此後，將128-讀數據發布給16個數據I/O總線5並連續地輸出用於每次輸入或輸出的8位讀數據。
參考附圖15，所示為採用具有16位預取的16位脈衝串模式的PSRAM。PSRAM 7的數據路徑電路8包括256個二級讀出放大器、256個寫緩衝放大器和256個預取/預載鎖存器，其數量是上文的數量的兩倍。
在這種情況下，在每次輸入或輸出時讀或寫16位數據，因此總共讀或寫256位(＝16位×16)的數據。換句話說，一次選擇在彼此不同的陣列中的兩個字線WL；啟動其數量是上文的數量的兩倍的16K讀出放大器SA1和SA2；以及將256位的讀數據分別從16K位讀數據中預取到256預取/預載鎖存器中。此後，256位讀數據被發布到16個I/O數據總線5中並連續地輸出用於每次輸入或輸出的16位讀數據。
因此兩倍的脈衝串長度使啟動的讀出放大器的數量和充電或放電的位線對的數量加倍，由此也使流經存儲器單元陣列2內的電流加倍。
雖然脈衝串模式是在SDRAM中採用的公知的操作，但是一種稱為環繞模式的模式通常也被採用。在環繞模式中，列存取僅在8或16位脈衝串(區)域等內重複。更具體地說，除非第一列地址對應於脈衝串(區)域的頭部，列存取在脈衝串區域的中間開始並在脈衝串區域結束時返回到同一個脈衝串區域的頭部。這使8或16位數據被連續地讀出。
然而，最近的PSRAM被要求以除了環繞模式之外的非環繞模式操作。在非環繞模式中，在使列存取到脈衝串區域的結尾時，繼續進行到下一脈衝串區域的頭部，而不是返回到同一個脈衝串區域的頭部。
即使在具有如附圖13所示的8位預取的8位脈衝串的非環繞模式中，如果列存取在8位脈衝串區域的頭部開始，則隨著如附圖16(a)中所示的行存取的重複連續地輸出8位讀數據RD1至RD8。在這種情況下，8位讀數據RD1至RD8從預取/預載鎖存器按序被傳遞到I/O總線5，並在最後的讀數據RD8的傳遞結束之前完成下一個8位讀數據RD1至RD8的獲取。由此輸出了所讀取的數據RD，同時在數據I/O總線5上沒有間隙。
如果列存取在8位脈衝串區域的第6位(倒數第三位)上開始則不會留下間隙。這是因為在三位或第6至第8位的讀數據RD6至RD8的傳遞的過程中完成了下一8位的讀數據RD1至RD8的取出操作。
然而，如果列存取在如附圖16(b)中所示的8位脈衝串區域的第7位(倒數第二位)上開始，則留下5納秒的間隙。這是因為在兩位或第7至第8位的讀數據RD7至RD8的傳遞的過程中沒有完成下一8位讀數據RD1至RD8的取出操作。類似地，如果列存取在8位脈衝串區域的第8位(最後的位)上開始，則留下更長的20納秒的間隙。
即使在具有如附圖15中所示的16位預取的16-脈衝串非環繞模式中，如果列存取在16位脈衝串區域的頭部開始，則隨著如附圖17(a)中所示的行存取的重複連續地輸出16位讀數據RD1至RD16。在這種情況下，16位讀數據RD1至RD16從預取/預載鎖存器連續地傳遞到I/O總線5，並在最後的讀數據RD16的傳遞結束之前完成下一16位的讀數據RD1至RD16的獲取。由此輸出了讀數據RD，同時在數據I/O總線5上沒有間隙。
如果列存取在如附圖17(b)中所示的16位脈衝串區域的第15位(倒數第二位)上開始，則會留下5納秒的間隙。這是因為在兩位或第15至第16位的讀數據RD15至RD16的傳遞的過程中沒有完成下一16位的讀數據RD1至RD16的取出。類似地，如果列存取在16位脈衝串區域的第16位(最後的位)上開始，則留下更長的20納秒的間隙。
如上文所述，常規的全位預取模式具有這樣的問題如果脈衝串長度或者頁長度增加則在存儲器單元陣列中流動的電流也增加。此外，非環繞脈衝串模式具有這樣的問題如果列存取在脈衝串區域的最後或者倒數第二位上開始則會產生間隙，由此不能實現連續的脈衝串讀數據。
(專利文獻)日本未審查的專利公開(Kokai)No.2002-298574。
發明內容
(本發明要解決的問題)本發明的一個目的是提供一種其中能夠增加脈衝串長度但不增加消耗的電流的半導體存儲器及其脈衝串操作方法。
(解決該問題的手段和本發明的效果)
根據本發明的半導體存儲器包括數據I/O總線、多個鎖存電路、存儲器單元陣列、讀出放大器啟動裝置、列解碼器和控制裝置。多個鎖存電路共同地連接到數據I/O總線。存儲器單元陣列包括多個位線對、多個位開關、多個列選擇線和多個讀出放大器。多個位開關連接在多個鎖存電路和多個位線對之間並且被劃分為多個組。提供多個列選擇線以便對應於多個組。每個列選擇線連接到在對應的組中包括的多個位開關。多個讀出放大器連接到多個位線對。讀出放大器啟動裝置啟動讀出放大器。列解碼器驅動列選擇線。控制裝置控制列解碼器以便在讀出放大器的啟動的過程中順序地驅動兩個或更多個列選擇線。
根據本發明的脈衝串操作方法包括啟動讀出放大器的讀出放大器啟動步驟和在讀出放大器的啟動的過程中順序地驅動兩個或更多個列選擇線的列選擇線驅動步驟。
根據這種半導體存儲器及其脈衝串操作方法，在讀出放大器的啟動的過程中順序地驅動兩個或更多個列選擇線。一旦驅動第一列選擇線，則接通在對應於該列選擇線的組中包括的多個位開關。在讀取該數據時，由此將多個位的讀數據從多個對應的位線對中預取到鎖存電路中。一旦隨後驅動第二列選擇線，則接通在對應於該列選擇線的另一組中包括的多個位開關。由此，進一步將多個位的讀數據預取到鎖存電路中。換句話說，以單個位為單元順序地連續地將該數據輸出到數據I/O總線，在每次驅動列選擇線時，通過該數據I/O總線以多個位為單元將該讀數據預取到鎖存電路中。在另一方面，在寫數據時，在每次驅動列選擇線時，以多個位為單元，將多位的寫數據從數據I/O總線預載到鎖存電路中，並且將寫數據給定到位線對中。在如上文所述的讀出放大器的啟動的過程中不止一次地傳遞多位的讀或寫數據，因此實現了脈衝串長度的增加，同時不增加消耗的電流。
優選地，存儲器單元陣列被劃分為多個塊。上述的存儲器單元陣列進一步包括用於選擇塊的塊選擇裝置。讀出放大器啟動裝置選擇性地啟動在所選擇的塊中的讀出放大器。
另一方面，上述的脈衝串操作方法進一步包括選擇塊的步驟。在讀出放大器啟動步驟中，在所選擇的塊中選擇性地啟動讀出放大器。
在這種情況下，啟動所選擇的塊中的讀出放大器並不啟動在其它的塊中的讀出放大器，由此減少通過讀出放大器消耗的電流。
優選地，半導體存儲器與外部時鐘同步地操作。控制裝置與外部時鐘異步地順序地驅動兩個或更多個列選擇線。
另一方面，在列選擇線驅動步驟中，與外部時鐘異步地順序地驅動兩個或更多個列選擇線。
由於在這種情況下與外部時鐘異步地順序地驅動列選擇線，因此可以不止一次地快速地預取多位的讀數據，由此連續地輸出讀數據，並且在非環繞脈衝串模式下在數據I/O總線上不存在間隙。
現在參考附圖詳細地描述本發明的優選實施例。在附圖中相同或等同部件保留相同的參考標號，並且此後省去對它們的描述。
附圖1所示為根據本發明的實施例的PSRAM的結構的功能方塊圖；附圖2所示為對應於附圖1中所示的單個陣列塊的數據路徑電路的一半的結構的功能方塊圖；附圖3所示為分別在附圖1和附圖2中所示的存儲器單元陣列和數據路徑電路的一部分的詳細的功能方塊圖；附圖4所示為在附圖1中所示的列解碼器及其外圍電路的功能方塊圖；附圖5所示為在附圖6中所示的列解碼器及其外圍電路的操作的時序圖；附圖6所示為在附圖1至附圖5中所示的PSRAM的操作的時序圖；附圖7所示為具有在附圖1至附圖5中所示的PSRAM的兩個短脈衝和4位預取的8位脈衝串操作的時序圖；附圖8所示為不同於附圖6中的操作的另一實例的時序圖；
附圖9所示為具有在附圖1至附圖5中所示的PSRAM的兩個短脈衝、4位預取和兩行存取的16位脈衝串操作的時序圖；附圖10所示為不同於附圖6中的操作的4-短脈衝操作的時序圖；附圖11所示為不同於附圖10中的操作的另一操作實例的時序圖；附圖12所示為具有在附圖1至附圖5中所示的PSRAM的四個短脈衝和4位預取的16位脈衝串操作的時序圖；附圖13所示為採用具有8位預取的8位脈衝串模式的常規PSRAM的結構的功能方塊圖；附圖14所示位在附圖13中所示的PSRAM的操作的時序圖；附圖15所示為採用具有16位預取的16位脈衝串模式的常規PSRAM的結構的功能方塊圖；附圖16所示位在附圖13中所示的非環繞脈衝串操作的時序圖；附圖17所示位在附圖15中所示的PSRAM的非環繞脈衝串操作的時序圖。
具體實施例方式
參考附圖1，所示為根據本發明的這種實施例的PSRAM 10，該PSRAM 10包括具有64M的存儲器單元MC、8K的字線WL和8K的位線對BL的存儲器單元陣列2。存儲器單元陣列2被劃分為陣列塊BK1和BK2。
PSRAM 10進一步包括用於選擇性地驅動字線WL的行解碼器3、用於通過驅動沿位線對BL行進的列選擇線(附圖3)來選擇位線對BL的列解碼器4和用於在存儲器單元陣列2和數據I/O總線之間交換讀或寫數據的數據路徑電路12。列解碼器4也具有對選擇陣列塊BK1或BK2進行選擇的功能。
附圖2所示為對應於單個陣列塊BK1或BK2的數據路徑電路12的一半的結構。參考附圖2，所示為包括64個二級讀出放大器SSA、64個寫緩衝器WB和256個預取/預載鎖存器PFPLL的數據路徑電路12的一半。因此，整個數據路徑電路12包括128個二級讀出放大器SSA、128個寫緩衝器WB和512個預取/預載鎖存器PFPLL。
每個二級讀出放大器SSA將從存儲器單元陣列2讀取的讀數據提供到對應的預取/預載鎖存器PFPLL。每個寫緩衝器WB將從數據I/O總線5接收的寫數據提供到對應的預取/預載鎖存器PFPLL。預取/預載鎖存器PFPLL臨時地保持讀數據或寫數據。
給每個數據I/O總線5對應地提供16個預取/預載鎖存器PFPLL。例如，16個預取/預載鎖存器PFPLL 1至16共同地連接到單個數據I/O總線I/O0。
附圖3部分地詳細地示出了存儲器單元陣列2和數據路徑電路12。參考附圖3，所示為對應於位線對BL1至BL8地提供的位開關BSW1至BSW8。位開關BSW1至BSW8連接在位線對BL1至BL8和本地I/O線對LDQ1至LDQ4之間。
此外，給四個位線對提供單個列選擇線。每個列選擇線連接到四個位開關。具體地，列選擇線CSL1連接到位開關BSW1、BSW3、BSW5和BSW7，列選擇線CSL2連接到位開關BSW2、BSW4、BSW6和BSW8。
列解碼器4(附圖1)響應列地址信號有選擇性地驅動列選擇線CSL1和CSL2。如果選擇列選擇線CSL1，則接通位開關BSW1、BSW3、BSW5和BSW7，然後位線對BL1、BL3、BL5和BL7連接到本地I/O線對LDQ1至LDQ4。如果選擇列選擇線CSL2，則接通位開關BSW2、BSW4、BSW6和BSW8，然後位線對BL2、BL4、BL6和BL8連接到本地I/O線對LDQ1至LDQ4。
如上文所述，位線對和位開關都被劃分為多組。提供多個列選擇線以便對應於多個組。例如，位線對BL1、BL3、BL5和BL7和位開關BSW1、BSW3、BSW5和BSW7屬於對應於列選擇線CSL1的一個組。位線對BL2、BL4、BL6和BL8和位開關BSW2、BSW4、BSW6和BSW8屬於對應於列選擇線CSL2的另一組。
此外，提供主開關MSW1至MSW4和主I/O線對MDQ1至MDQ4以便對應於本地I/O線對LDQ1至LDQ4。主開關MSW1至MSW4分別連接在本地I/O線對LDQ1至LDQ4和主I/O線對MDQ1至MDQ4之間，並且它們同時被接通或斷開。
此外，提供二級讀出放大器SSA和寫緩衝器WB以便對應於主I/O線對MDQ1至MDQ4。進一步提供預取/預載鎖存器PFPLL以便對應於二級讀出放大器SSA和寫緩衝器WB。每個主I/O線對MDQ1至MDQ4通過對應的二級讀出放大器SSA連接到對應的兩個預取/預載鎖存器PFPLL。例如，主I/O線對MDQ1通過二級放大器SSA1連接到預取/預載鎖存器PFPLL1和PFPLL2。此外，每個主I/O線對MDQ1至MDQ4通過對應的寫緩衝器WB連接到對應的兩個預取/預載鎖存器PFPLL。例如，主I/O線對MDQ1通過寫緩衝器WB1連接到預取/預載鎖存器PFPLL1和PFPLL2。
預取/預載鎖存器PFPLL1至PFPLL 8連接到單個數據I/O總線I/O1。
附圖4所示為列解碼器4和它的外圍電路。參考附圖4，所示為進一步包括時序控制電路13、單穩態電路14、延遲電路16和OR電路18和計數器20的PSRAM 10。
除了用於啟動讀出放大器SA的讀出放大器啟動信號SE之外，時序控制電路13產生各種時序控制信號。單穩態電路14響應讀出放大器啟動信號SE產生單脈衝SS。延遲電路16輸出延遲脈衝DP，通過在單脈衝SS中的給定時間周期施加延遲。OR電路18輸出單脈衝SS和延遲脈衝DP的邏輯加信號作為列啟動信號CE。計數器20保持列地址並在單脈衝SS的後沿上增加所保持的列地址。列解碼器4響應列啟動信號CE被啟動並響應通過計數器20給定的列地址驅動列選擇線CSL1至CSLn。
參考附圖5，在讀出放大器啟動信號SE被啟動到H(邏輯高)電平時，單穩態電路14產生單脈衝SS。單脈衝SS通過延遲電路16給定的時間周期延遲，這就產生了延遲脈衝DP。單脈衝SS和延遲脈衝DP被提供到OR電路18，通過OR電路18產生包括兩個脈衝的列啟動信號CE。
首先，一旦收到列啟動信號CE的第一脈衝，則解碼器4被啟動，並且響應計數器20的列地址驅動列選擇線CSL1。隨後，計數器20的列地址響應單脈衝的後沿增加。然後，一旦收到列啟動信號CE的第二脈衝，則解碼器4被再次啟動，響應計數器20的增加的列地址，列選擇線CSL2被驅動。
如上文所述，在響應讀出放大器啟動信號SE來啟動讀出放大器SA的同時，順序地驅動兩個列選擇線CSL1、CSL2。
下文描述PSRAM 10的脈衝串讀操作。
具有兩個短脈衝和4位預取的8位脈衝串參考附圖1至3和附圖6，一旦根據行存取驅動單個字線WL，選擇陣列塊BK1和BK2中的一個(在附圖1中BK2)並將數據讀出到4K位線對BL。然後啟動連接到4K位線對BL的4K讀出放大器SA並放大讀數據。
在這種狀態下，首先驅動列選擇線CSL1。這使位開關BSW1、BSW3、BSW5和BSW7接通，通過這些開關的接通將4位的讀數據RD從位線對BL1、BL3、BL5和BL7傳遞到本地I/O線對LDQ1至LDQ4。
隨後，在主開關MSW1至MSW4被接通時，4位的讀數據RD被進一步從本地I/O線對LDQ1至LDQ4傳遞到主I/O線對MDQ1至MDQ4。此後，通過二級讀出放大器SSA1至SSA4放大4位的讀數據RD並將其鎖存到預取/預載鎖存器PFPLL1至PFPLL4中。
一旦如上文所述地驅動列選擇線CSL1，則從位線對BL1、BL3、BL5和BL7中預取4位的讀數據RD到預取/預載鎖存器PFPLL1至PFPLL4。下文將由此產生的位開關的接通操作或者列選擇線的驅動稱為「短脈衝(shot)」。
在這種狀態下連續地驅動列選擇線CSL2。這使位開關BSW2、BSW4、BSW6和BSW8被接通，通過這些開關的接通4位的讀數據RD從位線對BL2、BL4、BL6和BL8傳遞到本地I/O線對LDQ1至LDQ4。
隨後，在主開關MSW1至MSW4被接通時，與上文類似，4位的讀數據RD被傳遞給主I/O線對MDQ1至MDQ4，並通過二級讀出放大器SSA1至SSA4放大。然而，與上文不同的是，它被鎖存到預取/預載鎖存器PFPLL5至PFPLL8中。
一旦以這種方式驅動列選擇線CSL2，則4位的讀數據RD從位線對BL2、BL4、BL6和BL8預取到預取/預載鎖存器PFPLL5至PFPLL8中。
如上文所述作為通過用於單行存取的兩個短脈衝以4個位為單元讀數據RD的兩個預取操作的結果，將8位的讀數據RD鎖存到8個預取/預載鎖存器PFPLL1至PFPLL8中。響應如附圖7(a)所示的外部時鐘，以位為單元將8位的讀數據RD順序地輸出到對應的單個數據I/O總線I/O1中。這種情況下脈衝串長度是8位。
在附圖6中所示的上文的實例中在讀出放大器是有效的並且字線WL處於驅動狀態下的同時，順序地驅動列選擇線CSL1和CSL2。然而，在驅動列選擇線CSL1和CSL2時，不需要使被驅動的字線WL處於驅動狀態，但僅僅要求啟動的讀出放大器，如附圖8所示。換句話說，如下的情況也是可以的在停止讀出放大器之前順序地驅動列選擇線CSL1、CSL2，同時在字線WL的後沿之後維持讀出放大器的啟動一給定的時間周期。
(2)具有兩個短脈衝、4位預取和兩行存取的16位脈衝串雖然在上文情況(1)的操作中通過單行存取輸出8位脈衝串的讀數據RD，但是也可以通過如在附圖9(a)中所示的兩行存取整個地輸出16位脈衝串的讀數據RD。
第一行存取的操作與上文的相同8位的讀數據RD被鎖存到8個預取/預載鎖存器PFPLL1至PFPLL8中。
隨後，一旦進行第二行的存取，8位的讀數據RD被鎖存到8個預取/預載鎖存器PFPLL9至PFPLL16中。具體地，在第一短脈衝上預取4位的讀數據RD並將其鎖存到4個預取/預載鎖存器PFPLL9至PFPLL12中。然後，在第二短脈衝上預取4位的讀數據RD並將其鎖存到4個預取/預載鎖存器PFPLL13至PFPLL16中。
這樣通過兩行存取將16位的讀數據RD鎖存到16個預取/預載鎖存器PFPLL1至PFPLL16中，並響應外部時鐘以位為單元將其順序地輸出到對應的單個數據I/O總線I/O1。
(3)具有四個短脈衝和4位的預取的16位脈衝串雖然在上文的情況(1)和(2)的操作中如附圖6和附圖8中所示順序地驅動兩個列選擇線CSL1、CSL2，但是也可以如附圖10和附圖11所示順序地驅動四個列選擇線CSL1至CSL4。在這種情況下，通過如附圖12(a)所示的單行存取輸出16位的脈衝串讀數據RD。
具體地，在第一短脈衝上預取4位的讀數據RD1至RD4並將其鎖存到四個預取/預載鎖存器PFPLL1至PFPLL4中。然後，在第二短脈衝上預取4位的讀數據RD5至RD8並將其鎖存到四個預取/預載鎖存器PFPLL5至PFPLL8中。此後，在第三短脈衝上預取4位的讀數據RD9至RD12並將其鎖存到四個預取/預載鎖存器PFPLL9至PFPLL12中。然後，在第四短脈衝上預取4位的讀數據RD13至RD16並將其鎖存到四個預取/預載鎖存器PFPLL13至PFPLL16中。
這樣，通過單行存取將16位的讀數據RD1至RD16鎖存到16個預取/預載鎖存器PFPLL1至PFPLL16中，然後響應外部時鐘以位為單元將其順序地輸出到對應的單個數據I/O總線I/O1中。
從上文可以明顯看出，要被順序地驅動的列選擇線的數量僅僅需要兩個或更多個。如果對本實施例中描述的4位的預取長度順序地驅動四個列選擇線CSL1至CSL4，則脈衝串長度變為16位。一般地，脈衝串長度＝預取長度×短脈衝的數量。
(4)非環繞脈衝串對於其中要存取的第一列地址與脈衝串(區)域的第一列地址一致的情況執行上述的脈衝串操作(1)至(3)。下文描述其中要存取的第一列地址與預取區的最後列地址一致的情況的操作。
如附圖7(b)、附圖9(b)和附圖12(b)所示，在每種情況下在第一短脈衝上預取4位的讀數據RD1至RD4，並在下一短脈衝上預取隨後的4位的讀數據RD5至RD8。
短脈衝與外部時鐘異步並通過如附圖4中所示的內部時序電路14、16和18控制。因此，在短脈衝之間的時間周期可以被減小到外部時鐘周期的一半左右。因此，在非環繞脈衝串模式下可以連續地輸出讀數據RD且也不存在間隙。此外，也可以形成超過(大於)預取區的連續存取。
此外，陣列操作循環時間比8位的脈衝串時間短得多，因此在行存取之間的時間周期是陣列操作循環時間的長度的至少兩倍。在該時間周期中有足夠的時間來插入刷新，因此對於內部自動刷新功能滿足對PSRAM的請求。
雖然上文通過給出讀操作的實例描述實施例，但是寫操作與上文基本相同。
此外，雖然以8-或16位脈衝串長度描述，但是脈衝串長度例如可以是32或者64位。換句話說，只要字線WL的長度允許就可以使用任何脈衝串長度。因此，實現了非常長的脈衝串長度而不增加預取長度。此外，實現了沒有間隙的長脈衝串操作。
這樣，通過以兩個短脈衝和4位的預取執行基本操作，在具有4位的短預取長度的低功耗情況下實現整頁的脈衝串長度。
在SDRAM整頁脈衝串模式中，通過以大量啟動的8K讀出放大器存取列地址實現。然而，在PSRAM中，沒有用於自動插入刷新的時序(定時)，因此不允許這種類型的操作模式。
根據本實施例，每個輸入或輸出的預取長度總是4位，與上文所述的脈衝串長度無關。為實現8位脈衝串長度，通常需要實現如附圖13中所示的8K的讀出放大器SA1。然而，在本實施例中，僅僅需要啟動如附圖1所示的4K的讀出放大器SA。由於通過這種方式將要啟動的讀出放大器減少一半，因此流經存儲器單元陣列2的電流也減半。
此外，以4位的短預取實現了與SDRAM完全相同的操作，並且在本實施例中在比8位的脈衝串長度短得多的陣列操作循環時間過程中重複行存取。因此，確保了具有足夠時間來插入刷新，由此滿足PSRAM所要求的內部自動刷新功能。
雖然上文已經描述了本發明的實施例，但是這些描述僅僅是將本發明應用於實踐。因此，應該理解的是本發明所涵蓋的主題不限於特定的實施例。相反，希望包括在權利要求的精神和範圍內可以包括的實施例的適當的變型或修改。
(工業實用性)根據本發明的半導體存儲器特別適合於在正常的存取操作中能夠插入刷新操作的DRAM(PSRAM)。
權利要求
1.一種半導體存儲器，包括數據I/O總線；共同地連接到所說的數據I/O總線中的每一個的多個鎖存電路；存儲器單元陣列，包括多個位線對、連接在所說的多個鎖存電路和所說的多個位線對之間並被劃分為多個組的多個位開關、對應於所說的多個組設置的並且分別被連接到在對應的組中包括的多個位開關的多個列選擇線和連接到所說的多個位線對的多個讀出放大器；啟動所說的讀出放大器的讀出放大器啟動裝置；驅動所說的列選擇線的列解碼器；和控制所說的列解碼器以便在所說的讀出放大器的啟動的過程中順序地驅動兩個或更多個所說的列選擇線的控制裝置。
2.根據權利要求1所述的半導體存儲器，其中所說的存儲器單元陣列被劃分為多個塊；所說的半導體存儲器進一步包括選擇所說的塊的塊選擇裝置；和所說的讀出放大器啟動裝置選擇性地啟動在所選擇的塊中的讀出放大器。
3.根據權利要求1或2所述的半導體存儲器，其中所說的半導體存儲器與外部時鐘同步地操作；和所說的控制裝置與外部時鐘異步地順序地驅動所說的列選擇線中的所說的兩個或更多個。
4.一種用於半導體存儲器的脈衝串操作方法，該半導體存儲器具有數據I/O總線、共同地連接到所說的數據I/O總線中的每一個的多個鎖存電路和存儲器單元陣列，其中所說的存儲器單元陣列包括多個位線對、連接在所說的多個鎖存電路和所說的多個位線對之間並被劃分為多個組的多個位開關、對應於所說的多個組設置的並且分別被連接到在對應的組中包括的多個位開關的多個列選擇線和連接到所說的多個位線對的多個讀出放大器，該脈衝串操作方法包括如下的步驟啟動所說的讀出放大器；和在所說的讀出放大器的啟動的過程中順序地驅動所說的列選擇線中的兩個或更多個。
5.根據權利要求4所述的方法，其中所說的存儲器單元陣列被劃分為多個塊；所說的脈衝串操作方法進一步包括選擇所說的塊的步驟；和在所說的讀出放大器啟動步驟中選擇性地啟動在所選擇的塊中的讀出放大器。
6.根據權利要求4或5所述的方法，其中所說的半導體存儲器與外部時鐘同步地操作；和在所說的列選擇線驅動步驟中與外部時鐘異步地順序地驅動所說的兩個或更多個列選擇線。
全文摘要
本發明的一個目的是提供一種可以增加脈衝串長度但不增加消耗電流的PSRAM及其脈衝串操作方法。在讀出放大器啟動的過程中驅動列選擇線CSL1和CSL2。這使得以四個位開關為單元接通位開關BSW1至BSW8，然後以四個位為單元將8位的讀數據RD從位線對BL1至BL8鎖存到預取/預載鎖存器PFPLL1至PFPLL8中。8位的讀數據RD以位為單元被順序地連續地輸出到單個數據I/O總線I/O1。
文檔編號G11C11/409GK1875427SQ200480031869
公開日2006年12月6日 申請日期2004年11月4日 優先權日2003年11月6日
發明者砂永登志男, 細川浩二, 宮武久忠, 中村裕 申請人:國際商業機器公司