多重操作模式的非易失性存儲器的製作方法
2023-05-30 04:37:21 1
專利名稱：多重操作模式的非易失性存儲器的製作方法
技術領域：
本發明涉及一種電子可編程及可擦除非易失性存儲器及包括該存儲器的集成電路，換言之，涉及支持編程、擦除及讀取該存儲器的多種算法的元件結構。
背景技術：
包括閃速存儲器的電子可編程及可擦除非易失性存儲器目前用於許多用途。例如標準EEPROM等以浮動柵為主的技術，或例如公知的各種氧-氮-氧化物存儲器單元(像是SONOS單元及NROM)等區域電荷陷獲結構通常皆可多次編程及擦除。閃速存儲器技術根據其存儲數據或代碼的使用而分成很多種。因此，已經發展出所謂數據閃速存儲器及所謂代碼閃速存儲器的市場分割。
數據閃速存儲器具有數種特徵(1)高密度存儲；(2)快速頁編程速度(例如每頁16位)；(3)快速頁讀取速度。數據閃速存儲器通常用於大量存儲用途，其中所存儲的數據可以包括數位相機所產生的影像文件，閃速存儲卡裡的文件及目錄結構，如MP3文件等聲音文件及將模擬信號採樣的數字採樣文件；及用於其他存儲用途，其中大部分的編程、擦除及讀取作業包括相當多數據組的數據使用模式。三個可以符合數據閃速存儲器市場需求的代表性存儲器結構包括NAND(Toshiba/Samsung)，AG-AND(Renesas)及PHINES(Macronix，請參考Yeh，et al.，PHINESa Novel Low PowerProgram/Ease，Small Pitch，2-Bit per Cell Flash Memory，2002IEDM，p.931-934，及美國專利第6,690,601號)。在上述的結構裡，以浮動柵為主的NAND結構可被視為數據閃速存儲器目前的主流結構。
代碼閃速存儲器具有多個特徵，包括(1)快速位(8位)編程速度；及(2)快速的單一位感應隨機存儲器存取時間。代碼閃速存儲器通常用於存儲例如像個人電腦及行動電話等裝置的電腦指令及參數等數據，其中大部分編程、擦除及讀取作業包括相對小型數據組的數據使用模式，如電腦程式裡面指令及子程序段的更新及參數組的設定及變更等數值。可以符合代碼閃速存儲器市場需求的三個代表性存儲器結構包括NOR(Intel，AMD；請參考美國專利第6,370,062號)，DINOR，分離柵及NROM(請參考美國專利第5,768,192號)。在上述結構裡，以浮動柵為主的NOR結構可被視為目前代碼閃速存儲器的主流。雖然已經有人提出利用NROM存儲器存儲代碼及數據兩者，但是NROM的操作算法被認為更適合作為代碼閃速存儲技術。
一般而言，數據閃速存儲器及代碼閃速存儲器的差別在於編程、擦除及讀取數據的操作算法，以及用於操作算法的存儲器單元結構。因此，無法做到以傳統閃速存儲器技術結合代碼及數據閃速存儲器的目的。許多現有技術仍依賴兩個晶片，一個用於代碼閃速存儲，另一個供數據閃速存儲使用，以提供這些功能。更新的技術則依賴一個晶片，晶片具有多個不同存儲器單元結構的陣列，一個為代碼閃速存儲使用，另一個供數據閃速存儲使用，以提供這些功能。結果造成以電路板上的系統空間成本高，晶片數量大及設計難度高。
因此，需要提供在單一晶片的相同存儲器陣列上結合閃速存儲器以達到代碼與數據存儲目的的系統及方法。
閃速存儲器技術的另一趨勢為數據存儲密度不斷增加。浮動柵，例如標準EEPROM，通常為高導電結構，因而每個浮動柵具有單一存儲數據區。區域電荷陷獲結構，像是已知在各種如SONOS單元及NROM裡的氧-氮-氧化層存儲器單元，可存儲多位在電荷陷獲結構的不同部位裡，且因此每個電荷陷獲結構具有多個存儲數據區。多級單元算法結構使每個存儲數據區有二個以上的門限電壓狀態。例如，具四個門限電壓狀態的多級單元算法在存儲數據區存儲了二位，而具八個門限電壓狀態的多級單元算法在存儲數據區存儲了三位。
因此，需要提供具支持較高數據存儲密度的多級單元算法的閃速存儲器。
發明內容
各種具體實施例裡，數據存儲於存儲器陣列的電荷存儲非易失性存儲器單元中。非易失性存儲器單元根據為引起各種載流子的移動過程以達成編程目的所施加的電信號進行數據存儲。
不同載流子移動過程可用於數據存儲的各種模式。例如，在一個用途裡，有一種載流子移動過程對於代碼閃速存儲器而言為最佳狀態，而對於數據閃速存儲器而言另一種載流子移動過程則為最佳。另一實施例則以門限電壓範圍來實施多級單元存儲器。針對不同載流子移動過程施加門限電壓範圍內不同的電壓值。
位於存儲器陣列內以不同載流子移動過程編程的不同非易失性存儲器單元具有相同的單元結構。當在存儲器陣列的相同非易失性存儲器單元內切換不同載流子移動過程時，施加電信號以重新設定非易失性存儲器單元。或者是，一旦以特定載流子移動過程編程特定存儲器單元可以一直由相同載流子移動過程進行編程。
存儲器陣列內每個非易失性存儲器單元在襯底內具有第一溝道端點、溝道、及第二溝道端點，且具有第一介質層、電荷陷獲結構及重疊於溝道的第二介質層，及柵極端點。電荷陷獲結構具有氮化矽，Al2O3，HfOx，ZrOx或其他金屬氧化物。在另一具體實施例裡，電荷存儲結構為浮動柵。
載流子移動過程例如由空穴注入、帶間隧道效應感應熱空穴注入(BTBTHH)、電子注入、溝道熱電子注入(CHE)及溝道初始二級電子注入(CHISEL)進行編程。在相同陣列裡實施的不同載流子移動過程通過空穴注入及電子注入進行編程，提供帶間隧道效應感應熱空穴注入(BTBTHH)及溝道初始二級電子(CHISEL)注入進行編程。
一些具體實施例在半導體襯底上設有控制器電路。一些具體實施例在與存儲器陣列連接的半導體襯底上具有SRAM陣列及用戶可編程的處理器。
一個具體實施例是在半導體襯底上有存儲器陣列及控制器電路，施加電信號引起各種載流子移動過程的集成電路元件。另一具體實施例為一種製造集成電路元件的方法，其通過提供半導體襯底，在襯底上形成存儲器陣列，及提供與存儲器陣列連接的控制器電路實現。一種方法實例包括向存儲器陣列施加電信號以引起不同載流子移動過程，達到編程存儲器陣列內數據之目的。
各種具體實施例可經由不同的載流子移動過程提高、降低及重設一個或多個單元的門限電壓。例如，門限電壓經由溝道熱電子(CHE)注入或溝道初始二級電子(CHISEL)注入升高，門限電壓經帶間隧道效應熱空穴(BTBTHH)注入降低，及門限電壓經溝道擦除操作重設。
圖1為具有存儲器陣列的集成電路的方框圖，其中存儲器陣列根據不同數據使用模式存儲數據；圖2為具有存儲器陣列的單晶片系統(system-on-a-chip))的方框圖，其中存儲器陣列根據不同數據使用模式存儲數據；圖3為非易失性電荷存儲單元的方框圖，其中非易失性電荷存儲單元經不同載流子移動過程進行數據編程；圖4為閃速存儲器單元的布局，其中閃速存儲器經不同載流子移動過程進行數據編程；圖5A及圖5B說明經一種載流子移動過程進行存儲器單元的編程；圖6A及圖6B說明經另一種載流子移動過程進行存儲器單元編程；圖7說明擦除過程；圖8示出了以不同偏壓進行圖7的擦除過程；圖9及圖10示出了利用載流子移動過程進行存儲器單元的多電荷存儲區的編程；圖11及圖12示出了經另一種載流子移動過程進行存儲器單元的多電荷存儲區的編程；圖13示出了通過不同載流子移動過程切換特定存儲器單元的編程的擦除程序；圖14A說明二個狀態的門限電壓狀態；圖14B至圖14D說明至少四個狀態的門限電壓狀態；及圖15為集成電路的詳細圖示，包括經不同載流子移動過程存儲數據的存儲器陣列。
主要元件符號說明102，202 存儲器陣列100，200 集成電路103，203 外圍電路204 SRAM存儲器205 用戶可編程處理器300 半導體襯底301 第一溝道端點302 第二溝道端點303 柵結構310 第一介質層311 區域電荷陷獲結構312 第二介質層305，315 區域BL1-BL3 位線401，402，403埋藏式擴散線404，405，406導電線WL1-WL3 字線901，1001，1101，1201第一位902，1002，1102，1202第二位1500 存儲器陣列1501 列解碼器1502 字線1503 行解碼器
1504位線1505總線1506方塊1507數據總線1509狀態機1511數據輸入結構1512數據輸出線具體實施方式
圖1說明本發明技術的一個具體實施例，一種包括用於代碼閃速存儲器及數據閃速存儲器的存儲器陣列102的集成電路100。因此，用於代碼閃速存儲器及用於數據閃速存儲器的數據可以同時存儲於單一存儲器陣列，而不是在不同的存儲器陣列或在不同集成電路上。集成電路100可以甚至具有多個存儲器陣列，每個存儲器陣列能夠供代碼閃速存儲器及供數據閃速存儲器陣列同時存儲數據。集成電路100上的外圍電路103包括代碼及數據閃速控制器，控制器執行用於對應代碼閃速存儲器及數據閃速存儲器用途的數據使用模式的第一及第二操作算法。陣列102內的存儲器單元具有基本上相同的結構，不論存儲器單元是否根據第一或第二操作算法進行數據存儲。第一及第二操作算法不同，以有效地支持單一集成電路元件裡不同的數據使用模式。
圖1所示的集成電路可包括其他未示於圖中的組件。例如，圖2說明具有用於代碼閃速存儲器及數據閃速存儲器的存儲器陣列202的單晶片系統(SOC)集成電路200，及圖1所述代碼及數據閃速控制器的外圍電路203。集成電路200也包括SRAM存儲器204及用戶可編程處理器205(例如通用處理器或數位訊號處理器)。其他組件(未示出)，例如數據及指令總線、輸入/輸出通訊電路、場可編程邏輯陣列等可以形成於相同的晶片上。在其他具體實施例裡，存儲器陣列202的控制器可以利用處理器205、特殊用途邏輯，或其組合實施而得。
圖3說明根據各具體實施例適用於存儲器陣列的存儲器單元結構。形成於半導體襯底300內的存儲器單元結構包括作為源極或漏極的第一溝道端點301、作為源極或漏極的第二溝道端點302，及位於第一溝道端點301及第二溝道端點302之間的溝道區。電荷存儲結構包括第一介質層310、區域電荷陷獲結構311，及覆蓋溝道區且部分覆蓋第一溝道端點301及第二溝道端點302的第二介質層312。柵結構303覆蓋電荷存儲結構。一些具體實施例裡，第一介質層310的厚度大於約1nm但小於約20nm，更佳為大約6或7nm。第二介質層312在一些具體實施例裡的尺寸相仿。在另一例示性具體實施例裡，第一介質層310，區域電荷陷獲結構311及第二介質層312的厚度分別為55埃，60埃及90埃。
典型的陣列實施例裡，第一溝道端點301經位線連接至電壓VS，第二溝道端點302經另一位線連接至電壓VD，而柵結構303經字線連接至電壓VG。已經形成溝道區的襯底連接至電壓VB。存儲器陣列的操作算法施加電壓或偏壓給這些端點以進行編程、擦除及讀取操作。
電荷存儲結構包括一層如具體實施例所述延伸溝道寬度的氮化矽層，該氮化矽層存儲區域電荷陷獲的數據。在其他具體實施例裡，除氮化矽以外的電荷陷獲材料也可以使用，例如氧化鋁(Al2O3)、氧化鉌(HfOx)、氧化鎬(ZrOx)或其他金屬氧化物也可以用以形成存儲器單元。同樣地，在其他具體實施例裡，電荷陷獲材料可以是並不延伸於溝道上的整個寬度，包括例如相鄰於第一溝道端點301的電荷陷獲材料區袋及相鄰於第二溝道端點302的電荷陷獲材料區袋。
如圖3所示，區域電荷陷獲使得電荷存於區域305及區域315中的一個單一電荷存儲區，或是區域305，315兩個區域，使每個單元具多個電荷存儲區。根據用於不同數據使用模式或用於多重單元操作的第一及第二操作算法，電荷進出存儲器陣列的存儲器單元裡的區域電荷陷獲區域。在其他具體實施例裡，電荷存儲結構可以包括浮動柵。
圖4為如圖3所示的存儲器單元陣列的布局。圖4所示的存儲器陣列包括位線BL1-BL3，包括在第一方向上實質彼此平行配置的埋藏擴散線401，402及403。電荷存儲結構(未示出)形成於襯底上數條埋藏式擴散線之間。包括導電線404，405，406的字線WL1-WL3重疊於電荷存儲結構上，並且在第二方向上實質彼此平行，其中第二方向與第一方向垂直。陣列裡的存儲器單元利用三井技術或其他技術形成，得以在襯底內的溝道區施加偏壓，如一些具體實施例的操作算法所需。因此，舉例而言，存儲器陣列分成數組單元，該單元組具有用於所選操作算法的數量及配置(字線，區段等)。每個單元組形成於獨立的p型井。獨立的p-型井形成於p-型襯底的深n-型井裡面。在該三井結構裡，獨立p-型井必要時可供存儲器陣列的操作。在一些具體實施例裡，陣列布局包括隔離結構，例如STI(淺槽隔離)隔離結構。在一些具體實施例裡，陣列布局包括連通用的接觸及金屬線。
圖4中標記為單元A，單元B，單元C及單元D的存儲器單元是形成位線、電荷存儲結構及字線的過程步驟的結構。存儲器單元通過顯示每個單元存儲二位的垂直分隔線概略說明。在其他具體實施例裡，可以存儲每個單元一位。在另外的具體實施例裡，非易失性存儲器單元裡每個單元存儲二個以上的位。
一組過程步驟用以形成存儲器陣列，以致形成存儲器陣列的多個位線及形成存儲器陣列的多個字線。根據一組過程步驟形成位線及字線時，位線及字線的大小必要時可以通過簡單改變掩模的外觀尺寸而改變，但不用改變形成陣列的過程步驟。在具有多重陣列的具體實施例裡，多重陣列裡也通過過程步驟形成陣列隔離結構及陣列間隔。在一些具體實施例裡，多重陣列之間的陣列隔離結構及間隔也可以改變，而不改變過程步驟。
在多重陣列的具體實施例裡，過程步驟也同時在多重存儲器陣列裡形成電荷存儲結構，使得陣列裡的存儲器單元可以基本上相同，例如可以形成不同厚度的存儲器單元或不同介質層組合。
集成電路的控制器可執行數據使用的第一及第二模式或多重單元操作的操作算法。在本發明的具體實施例裡，數據使用的第一及第二模式分別對應數據閃速存取及代碼閃速存取。圖5A，圖5B，圖6A及圖6B說明引起不同載流子移動過程以編程數據的第一及第二操作算法。根據該具體實施例，存儲器單元結構基本上相同，不論編程存儲器單元數據的載流子移動是否特殊。用於例如數據閃速存取的數據使用模式的代表性第一操作算法對應典型用於PHINES機構的操作算法，但是在各具體實施例裡則用於多重載流子移動過程。
根據該第一操作算法，利用帶間隧道效應感應熱空穴注入完成編程。因此，如圖5A所示，左側位通過施加六伏特給源極、施加零伏特給漏極、施加負五伏特給柵極而襯底接地的方式進行編程。這誘導具有足以跳越隧穿介質層的能量的熱空穴進入位於存儲器單元的左側電荷陷獲結構。如圖5B所示，右側位通過施加六伏特給漏極、零伏特給源極、負五伏特給柵極而襯底接地的方式進行編程。此誘導具有足以跳越隧穿介質層的能量的熱空穴進入存儲器單元右側電荷陷獲結構。根據利用反向讀取操作的操作算法讀取二位。反向讀取例如包括當讀取左側位時，施加1.6V讀取電壓給右側。同理，當讀取右側位時，施加1.6V讀取電壓給左側。其他編程及擦除技術也可以用於實施於PHINES型存儲器單元的操作算法，如美國專利第6,690,601號所述。其他存儲器單元及其他操作算法也可以使用。
用於例如代碼閃速存取的數據使用模式的代表性第二操作算法對應典型用於每單元二位的NROM結構的操作算法，但是在其他具體實施例其用於多重載流子移動過程。
根據該第二操作算法，利用溝道初始二級電子(CHISEL)注入完成編程。因此，如圖6A所示，左側位通過施加五伏特給源極、施加零伏特給漏極、施加十伏特給柵極而負三伏特給襯底的方式進行編程。此誘導襯底內具有足以跳越隧穿介質層的能量的二級熱電子進入位於存儲器單元左側的電荷陷獲結構。如圖6B所示，右側位通過施加五伏特給漏極、零伏特給源極、十伏特給柵極及負三伏特給襯底的方式進行編程。此誘導具有足以跳越隧穿介質層的能量的熱電子進入位於存儲器單元右側的電荷陷獲結構。根據利用反向讀取操作的操作算法讀取二位。反向讀取例如包括當讀取左側位時，施加1.6V讀取電壓給右側。同理，當讀取右側位時，施加1.6V讀取電壓給左側。其他編程及擦除技術也可以用於實施於NROM型存儲器單元的操作算法。其他存儲器單元及其他操作算法也可以使用。
利用負柵極電壓，電場誘導電子隧穿(也公知為F-N穿隧)，其致使電流從柵極隧穿至電荷陷獲結構。擦除操作將二位同時擦除。不論編程存儲器單元的載流子移動過程為何，該擦除動作重新設定存儲器單元的門限電壓。因此，在存儲器陣列的特定非易失性存儲器單元裡切換不同載流子移動過程前，控制器電路的邏輯施加電信號以對特定非易失性存儲器單元裡進行擦除操作。
圖7示出用於通過在柵極施加相當高負偏壓並且襯底上施加相當高正偏壓所引起的擦除操作的電場輔助電子隧穿。存儲器單元內的兩位都同時在所說明的實例中通過使襯底接地及施加負21伏特給柵極但使源極及漏極浮動的方式進行擦除。其他可能的偏壓例如包括施加10伏特給襯底及負11伏特給柵極，但使源極及漏極浮動；使柵極接地並施加21伏特給襯底，但使源極及漏極浮動。
圖8示出圖7當襯底接地但源極及漏極浮動的擦除過程。圖中的不同曲線對應施加給柵極的不同偏壓。柵極上負偏壓大小增加時，使存儲器單元達平衡的時間便縮短。因此，當柵極偏壓從負18伏特變動到負21伏特時，門限電壓便從零迅速地升到平衡門限電壓。不曾用過的存儲器單元的開始門限電壓為0伏特。
圖9及圖10示出根據圖5A及圖5B的載流子移動過程，將空穴加到電荷陷獲結構的編程過程。圖9示出一部份存儲器單元的編程。圖10示出另一部份存儲器單元的編程。圖9及圖l0共用相同的電壓X軸，以便比較存儲器單元不同部分的編程。然而，圖9及圖10的時間軸不同，說明編程第一位及編程第二位的速度不同。圖9的時間軸從0到200微秒。圖10的時間軸為0到100微秒。圖9及圖10中的不同點代表不同位，雖然如果利用多重單元算法，則每個點實際上可以存儲多個位。圖9顯示第一位901及第二位902的曲線。圖10顯示第一位1001及第二位1002的曲線。
二個位開始時處於被擦除的狀態。圖9裡，第一位被編程。由於反向讀取的第二位效應，因此門限電壓不僅因被編程位降低，而且也因其他保持被擦除狀態的位降低。在編程第一位後，與第一位有關的門限電壓從3伏特降到約1.6伏特，而與第二位有關的門限電壓從3伏特降到約2.3伏特。圖10裡，第二位被編程。與第一及第二位二者有關的門限電壓降到1.2伏特。如果第二位繼續編程，則與第一位有關及與第二位有關的門限電壓繼續下降，雖然與第二位有關的門限電壓下降更快。如圖9及圖10的時間軸所示，編程第二位比編程第一位更快。
圖11及圖12示出根據圖6A及圖6B所示的載流子移動過程，將電子加到電荷陷獲結構的編程過程。圖11示出存儲器單元的一部份的編程。圖12示出存儲器單元的另一部份的編程。圖11及圖12也共用同一電壓軸，以便比較不同存儲器單元部分的編程。圖11及圖12的時間軸皆為0-0.5微秒。圖11及圖12的不同點表示不同的位，雖然利用多重單元運算，每個點實際上可能存儲多個位。圖11顯示第一位1101及第二位1102的曲線。圖12顯示第一位1201及第二位1202。
二個位開始時處於被擦除狀態。圖11裡，第一位被編程。由於反向讀取的第二位效應，因此門限電壓不僅對於被編程位升高，而且也因其他保持被擦除狀態的位升高。在編程第一位後，與第一位有關的門限電壓從3伏特升到約4.7伏特，而與第二位有關的門限電壓從3伏特升到約3.5伏特。圖12裡，第二位被編程。與第一及第二位二者有關的門限電壓升到5.0伏特。
圖13示出類似圖8所示的擦除程序。然而，不同於圖8的擦除程序，圖13的擦除程序在通過空穴或電子編程的存儲器單元上進行。通過空穴編程的單元的門限電壓及通過電子編程的單元的門限電壓在約一到十秒後會收斂至約3V。
圖15為支持不同載流子移動以進行編程，例如代碼及數據閃速存儲器或多重單元操作的集成電路的簡化方框圖。集成電路包括利用用於代碼存儲的區域電荷陷獲存儲器單元實施的存儲器陣列1500。列解碼器1501連接多個沿著存儲器陣列1500的列向排置的字線1502。行解碼器1503連接多個沿著存儲器陣列1500的行向排置的位線1504。總線1505提供位址給行解碼器1503及列解碼器1501。方塊1506的感應放大器及數據輸入結構經由數據總線1507連接到行解碼器1503。數據經數據輸入線1511從集成電路上的輸入/輸出埠或從集成電路內/外的其他數據源提供給方塊1506的數據輸入結構。數據經數據輸出線1512從方塊1506的檢測放大器提供給集成電路上的輸入/輸出埠，或提供給集成電路內或外的其他數據目的。
晶片上也包括用於控制讀取、編程及擦除陣列1500內存儲器單元的機制。這些機制包括參與元件操作的讀取/擦除/編程電壓源(例如包括電荷泵電路、電壓調節器、電分配器等)，如連接集成電路上其他電路的方塊1509所示。在各實施例裡，可利用公知技術如電荷泵、電壓調節器、電壓分配器等實施供應電壓來源，以在讀取、擦除及編程過程中提供各種電壓，包括負電壓。
狀態機1509可以是公知的特殊用途邏輯電路。在其他具體實施例裡，控制器包括可在相同集成電路上實施的通用處理器，執行電腦程式以控制元件的操作。特殊用途的邏輯電路及通用處理器的組合可以作為狀態機。
圖14A，圖14B，圖14C及圖14D分別為對應1位、2位、3位及4位的起始狀態示意圖。圖14A示出二重起始狀態操作的示意圖。其有二個狀態，1狀態1401及0狀態1402。圖14B示出四重門限電壓狀態操作的示意圖。其有四個狀態11狀態1411，10狀態1412，01狀態1413，00狀態1414。圖14C示出8重門限電壓操作的示意圖。其有八個狀態，其中四個示於圖中111狀態1421，110狀態1422，001狀態1423及000狀態1424。圖14D示出15重門限電壓操作的示意圖。其有十五個狀態，其中四個狀態示圖中1111狀態1431，1110狀態1432，0001狀態1433及0000狀態1434。圖14B，圖14C及圖14D的起始狀態示意圖顯示用於多重單元，在電荷存儲結構的每個電荷存儲區域各種可能的實施。不同的載流子移動過程可以用於門限電壓區域的不同部分。例如經空穴注入進行編程的載流子移動過程可以以較低門限電壓編程起始狀態，經電子注入進行編程的載流子移動過程可以以較高門限電壓編程起始狀態，而重設操作可以中間門限電壓編程起始狀態。
雖然本發明已參照較佳實施例加以描述，應該理解的是，本發明並不限於其詳細描述的內容。替換及修改已在前述中建議，並且其他替換及修改是本領域的技術人員容易想到的。特別是，根據本發明的結構與方法，所有具有實質上相同於本發明的構件結合而達成與本發明實質上相同結果的皆不脫離本發明的精神範圍。因此，所有這些替換及修改皆落入在發明所附的權利要求書及其等價界定的範圍中。
權利要求
1.一種集成電路元件，包括半導體襯底；位於襯底上的存儲器陣列，其中該存儲器陣列包括多個電荷存儲、非易失性存儲器單元，該非易失性存儲器單元根據所施加的電信號存儲數據，該電信號至少引起第一載流子移動過程以編程存儲器陣列的數據或引起第二載流子移動過程以編程存儲器陣列的數據；及控制器電路，連接至存儲器陣列，其中該控制器電路包括邏輯，用以施加引起該第一載流子移動過程的電信號以編程存儲器陣列中數據以及施加引起該第二載流子移動過程的電信號以編程存儲器陣列中的數據。
2.如權利要求1所述的集成電路元件，其中就數據使用的第一模式而言，該邏輯施加電信號以引起該第一載流子移動過程；就數據使用的第二模式而言，邏輯施加第二電信號以引起該第二載流子移動過程。
3.如權利要求1所述的集成電路元件，其中該存儲器陣列具有門限電壓範圍，該邏輯施加電信號以在該門限電壓範圍的第一部分內引起該第一載流子移動方式，及該邏輯施加電信號以在該門限電壓範圍的第二部分內引起該第二載流子移動方式。
4.如權利要求1所述的集成電路元件，其中為了在該存儲器陣列的特定非易失性存儲器單元內切換該第一載流子移動過程及該第二載流子移動過程，該控制器電路的該邏輯施加電信號以對特定非易失性存儲器單元進行重設。
5.如權利要求1所述的集成電路元件，其中該存儲器陣列內的該非易失性存儲器單元分別包括位於襯底內的第一溝道端點、溝道及第二溝道端點、第一介質層、電荷陷獲結構及覆蓋溝道的第二介質層，以及柵極端點。
6.如權利要求1所述的集成電路元件，其中該存儲器陣列中該非易失性存儲器單元分別包括位於襯底內的第一溝道端點、溝道及第二溝道端點、第一介質層、電荷陷獲結構及覆蓋溝道的第二介質層以及柵極端點，且其中該電荷陷獲結構包括氮化矽、氧化鋁(Al2O3)、氧化鉌(HfOx)、氧化鎬(ZrOx)或其他金屬氧化物中的至少一種。
7.如權利要求1所述的集成電路元件，其中該存儲器陣列中根據引起該第一載流子移動過程的電信號存儲數據的該非易失性存儲器單元和該存儲器陣列中根據引起該第二載流子移動過程的電信號存儲數據的該非易失性存儲器單元具有相同的單元結構。
8.如權利要求1所述的集成電路元件，其中該第一載流子移動方式包括通過空穴注入進行編程。
9.如權利要求1所述的集成電路元件，其中該第一載流子移動方式包括通過帶間隧道效應感應熱空穴注入進行編程。
10.如權利要求1所述的集成電路元件，其中該第二載流子移動方式包括通過電子注入進行編程。
11.如權利要求1所述的集成電路元件，其中該第二載流子移動過程包括通過溝道熱電子注入(CHE)進行編程。
12.權利要求1所述的集成電路元件，其中該第二載流子移動過程包括通過溝道初始二級電子注入(CHISEL)進行編程。
13.如權利要求1所述的集成電路元件，其中該第一載流子移動過程包括通過空穴注入進行編程，而該第二載流於移動過程包括通過電子注入進行編程。
14.如權利要求1所述的集成電路元件，其中該第一載流子移動過程包括通過帶間隧道效應感應熱空穴注入(BTBTHH)進行編程，而該第二載流子移動過程包括通過溝道初始二級電子注入(CHISEL)進行編程。
15.如權利要求1所述的集成電路元件，其中該控制器電路位於半導體襯底上。
16.如權利要求1所述的集成電路元件，其在與該存儲器陣列連接的該半導體襯底上包括SRAM陣列及用戶可編程處理器。
17.如權利要求1所述的集成電路元件，其中該第一載流子移動過程通過溝道熱電子注入使至少一個存儲器單元的門限電壓升高。
18.如權利要求1所述的集成電路元件，其中該第一載流子移動過程通過溝道起始襯底熱電子注入使至少一個存儲器單元的門限電壓升高。
19.如權利要求1所述的集成電路元件，其中該第二載流子移動過程通過帶間隧道效應感應熱空穴注入使至少一個存儲器單元的門限電壓降低。
20.如專利範圍第1所述的集成電路元件，其中至少一個存儲器單元的門限電壓經溝道擦除操作重設。
21.如權利要求1所述的集成電路元件，其中第一載流子移動過程通過溝道熱電子注入或溝道起始襯底熱電子注入使至少一個存儲器單元的門限電壓升高，該第二載流子移動過程通過帶間隧道效應感應熱空穴注入使至少一個存儲器單元的門限電壓降低，至少一個存儲器單元的門限電壓經溝道擦除操作進行重設。
22.一種以多重載流子移動過程編程集成電路元件的存儲器陣列內數據的方法，包括施加電信號給電荷存儲、非易失性存儲器單元的存儲器陣列，引起第一載流子移動方式以編程該存儲器陣列內數據；及施加電信號給該電荷存儲、非易失性存儲器單元的存儲器陣列，引起第二載流子移動過程以編程該存儲器陣列內數據。
23.一種製造集成電路元件的方法，其包括提供半導體襯底；在襯底上形成存儲器陣列，該存儲器陣列包括多個電荷存儲、非易失性存儲器單元，用以根據電信號存儲電荷，該電信號至少引起第一載流子移動過程以編程該存儲器陣列內數據及引起第二載流子移動過程以編程該存儲器陣列內數據；及提供連接該存儲器陣列的控制器電路，該控制器電路包括邏輯，該邏輯施加電信號以引起該第一載流子移動過程繼而編程該存儲器陣列內的數據及施加電信號以引起該第二載流子移動過程繼而編程該存儲器陣列內的數據。
全文摘要
本發明公開了以不同載流子移動編程存儲器陣列。在一個實施例裡，存儲器單元根據數據使用的模式，例如代碼閃速存儲及數據閃速存儲，以特定載流子移動進行編程。在另一實施例裡，存儲器單元根據多級單元結構中欲被編程特定門限電壓狀態，以特定載流子移動編程。
文檔編號H01L29/792GK1937078SQ20061012129
公開日2007年3月28日 申請日期2006年8月24日 優先權日2005年9月23日
發明者呂函庭, 謝光宇 申請人:旺宏電子股份有限公司