具有接合墊下方的溝槽的特徵的rf器件和方法

2023-06-27 00:14:46 2

專利名稱：具有接合墊下方的溝槽的特徵的rf器件和方法
技術領域：
本發明通常涉及半導體(SC)器件和集成電路(IC)及其製造方法，並且更具體地， 涉及用於提供包含接合墊下方的填充了絕緣體的溝槽的特徵的RF(射頻)電源器件和IC 的結構和方法。
背景技術：
射頻(RF)電源器件和集成電路(IC)的性能對與到器件或IC的連接相關聯的端子阻抗特別敏感。對於其中常常使用低電阻率襯底(例如， IGHz)器件的情況下變得更加嚴重，因為固有器件阻抗隨著增加的外圍和增加的頻率而下降，並且 E-M損耗隨著端子連接(例如，接合墊)的尺寸的增加而增加。圖1示出了場效應電晶體(FET) 24 (例如，M0SFET)的簡化電氣示意性框圖10，場效應電晶體(FET) 24的柵極14通過輸入互連13被耦合到輸入接合墊(IP-BP) 12，並且其漏極16通過輸出互連41被耦合到輸出接合墊(OP-BP) 35。在RF頻率下，互連13和41能夠用作傳輸線，並且因此也稱為輸入傳輸線(IP-TL) 13和輸出傳輸線(OP-TL) 41。外部連接11 (例如，絲焊或其它互連)在輸入接合墊(IP-BP) 12處看到輸入阻抗Z' in，並且外部連接19(例如，絲焊或其它互連)在輸出接合墊(0P-BP)35處看到輸出阻抗Z'。ut。輸入互連(例如，傳輸線(IP-TL)) 13將輸入接合墊(IN-BP) 12耦合到在柵極14處具有固有輸入阻抗WMOSFET 24，並且輸出互連(例如，傳輸線(OP-TL)) 41將在漏極16處具有固有輸出阻抗Z。UJ々FET M的漏極輸出端16耦合到輸出接合墊(0P-BP)35。圖2示出了圖1 的框圖10的簡化等效電路圖10'。電導G1、G2、電容C1、C2、電感Ll和電阻Rl表示IN-BP 12。電導G3、G4、電容C3、C4、電感L2和電阻R2表示IN-TL 13。用固有阻抗Zin和Z。ut及放大器A來表示電晶體M。電導G5、G6、電容C5、C6、電感L3和電阻R3表示OP-TL 41。電導G7、G8、電容C7、C8、電感L4和電阻R4表示OP-BP 35。因為固有電晶體端子阻抗Zin和hut隨著頻率和柵極外圍而縮放，所以隨著電晶體M的操作頻率和/或柵極外圍的增加，固有電晶體端子阻抗和Z。ut變小。忽略在柵極長度與溝道長度之間可能存在的輕微差異，柵極外圍是柵極寬度加柵極長度的和的兩倍。因為有效地，越來越多的FET並行地進行操作，所以柵極外圍隨著增加的功率處理能力而增加。這在通過使用並行耦合的多個「指狀物」——每個指狀物形成獨立的FET的各種 FET中是可見的。因此，固有阻抗的減小是使器件在較高功率和/或較高頻率下進行操作所需要的直接後果，尤其是在大約IGHz或以上的操作。隨著固有阻抗Zin和Z。ut變小，如圖1-2 中所示的互連(例如，IP-TL 13,OP-TL 41)和接合墊(例如，IP-BP 12和OP-BP 35)的寄生阻抗可能變成主導的，使得變得難以或不可能高效地將能量耦合到器件M中和器件M 外。這些寄生阻抗能夠充當信號竊取(stealing)分壓器。例如，現在參考圖2，Zin除以加Ζ(ΙΝ_ΒΡ)+Ζ(ΙΡ—τ 和的比來給出出現在柵極14處用於驅動電晶體M的在端子11處存在的輸入信號的分數，其中，Z(IN BP)是由於輸入接合墊(IN-BP) 12而存在的串聯阻抗，並且Ζ(ΙΡ τ 是由於輸入傳輸線(IN-TL) 13而存在的串聯阻抗。在意在用於在較高頻率和/或較高功率 (從而具有較小的^1)的操作的、由框圖10表示的電子元件和等效電路10'的情況下，項 Z(IN-BP)+Z(IP-TL)開始成為主導，並且該分壓器動作減少了到達電晶體M的驅動量。在電晶體 24的漏極16與輸出端子19之間的輸出端發生類似的效果。除非採取步驟來在固有輸入輸出器件阻抗隨頻率和/或功率處理能力縮放的同時縮放接合墊和傳輸線阻抗，否則無法合理地實現總體的較高頻率操作和較高功率處理能力。因此，繼續存在對於改進的器件結構和製造方法的需要，其因此減少了與這樣的高頻率器件和IC的端子和耦合元件相關聯的寄生E-M耦合，通常為接合墊和用於將這樣的高頻器件和/或IC耦合到這樣的接合墊和外部引線和/或其它組件的互連。


下文將結合以下附圖來描述本發明，其中，相同的附圖標記表示相同的元件，並且在附圖中圖1是其柵極被耦合到輸入接合墊並且其漏極被耦合到輸出接合墊的場效應電晶體(FET)的簡化電氣示意性框圖；圖2是圖1的框圖的簡化等效電路圖；圖3是包含有源器件區域中的場效應電晶體和接合墊區域中的耦合接合墊的電子器件的簡化示意性平面圖；圖4是根據現有技術的與包含有源器件區域中的場效應電晶體和接合墊區域中的耦合接合墊的圖3 —致的電子器件的簡化示意性橫截面圖；圖5是與包含有源器件區域中的場效應電晶體和接合墊區域中的耦合接合墊的圖3 —致的另一電子器件的簡化示意性橫截面圖；圖6是根據本發明的實施例的包含有源器件區域中的場效應電晶體和接合墊區域中的耦合接合墊的電子器件的簡化示意性橫截面圖；圖7-8是根據本發明的其它實施例的包含有源器件區域中的場效應電晶體和接合墊區域中的耦合接合墊的圖6的電子器件的簡化示意性平面圖；圖9-14是根據本發明的其它實施例的在圖6-8的器件的接合墊區域下面的各種電介質區域的簡化示意性平面圖；圖15-23示出了根據本發明的其它實施例的通過適用於支撐接合墊的圖6-8和圖 9-14的電介質區域的不同製造階段的半導體襯底的簡化示意性橫截面圖；圖M-26示出了根據本發明的其它實施例的通過適用於支撐接合墊的圖6-14的電介質區域的不同製造階段的半導體襯底的簡化示意性橫截面圖；以及圖27-31示出了根據本發明的其它實施例的通過適用於支撐接合墊的圖6-14的電介質區域的不同製造階段的半導體襯底的簡化示意性橫截面圖。
具體實施例方式以下詳細描述實質上僅僅是示例性的，並且並不意在限制本發明或本發明的應用和使用。此外，不希望受到在先前的技術領域、背景技術或以下詳細描述中呈現的任何明示或默示理論的限制。為了圖示的簡單明了，附示了構造或製造階段的一般方式，並且可以省略公知特徵和技術的描述和細節，以避免不必要地混淆本發明。另外，圖中的元件不一定按比例描繪。例如，可以將附圖中的一些元件或區域或層的尺寸相對於其它元件或區域或層放大以有助於促進對本發明的實施例的理解。在說明書和權利要求中的術語「第一」、「第二」、「第三」、「第四」等(如果有的話) 可以用於在類似的元件之間進行區分，並且不一定用於描述特定的連續的或時間順序。應當理解，這樣使用的術語在適當的情況下是可互換的，使得本文描述的本發明的實施例例如能夠以除了本文圖示或以其他方式描述的那些之外的順序進行操作或製造。此外，術語 「包括」、「具有」及其任何變體並不意在涵蓋非排他性包括，使得包括一列元件或步驟的過程、方法、物體或設備不一定局限於那些元件或步驟，而是可以包括未明確列出或這樣的過程、方法、物體或設備所固有的其它元件或步驟。本文所使用的術語「耦合」被定義為以電或非電方式的直接或間接連接。本文所使用的術語「半導體」通常意在包括任何半導體，不論是單晶、多晶還是非晶的，並且包括IV型半導體、非IV型半導體、化合物半導體以及有機和無機半導體。此外， 術語「襯底」和「半導體襯底」意在包括單晶結構、多晶和非晶結構、薄膜結構、層疊結構(例如但不希望是限制性地，絕緣體上半導體(SOI)結構)及其組合。術語「半導體」被縮寫為 「Sc」。單數或複數的術語「晶圓」和「襯底」意在指與其橫向表面面積相比相對薄的並且與電子器件的批量製造相結合使用的支撐結構。這樣的晶圓和襯底的非限制性示例包括半導體晶圓、SOI晶圓和其它類型的支撐結構，在其中或在其上面製造有源和/或無源電子元件，或者其與這樣的元件的製造相結合地進行使用。為了便於解釋並且不意在是限制性的，本文針對矽半導體和由氧化矽形成的電介質描述了本發明的各種實施例的電子結構(例如，有源和無源器件和元件及其組合)和製造方法，但本領域的技術人員應當理解，還可以使用其它半導體和電介質材料。而且，為了便於解釋，可以圖示或描述MOSFET器件和/或LDMOS電晶體形式的有源器件，但是這並不意在是限制性的，並且本領域的技術人員應當理解，在本發明的各種實施例的有源器件區域中可以使用任何類型的有源器件，並且與任何這樣的器件相結合的術語金屬氧化物半導體(和縮寫MOQ不僅僅局限於氧化物柵極電介質和/或金屬柵極或源極-漏極導體，還包括任何類型的絕緣電介質(有機或無機)來代替「氧化物」和任何類型的導體(有機或無機)來代替這樣的器件中的「金屬」。在下面的描述中，描述了耦合到有源器件(例如，M0SFET)的輸出端子(例如，漏極)的接合墊的各種示例，但這僅僅是為了便於描述而不意在是限制性的。本領域的技術人員應當理解，本文關於器件輸出端子及關聯輸出接合墊和互連提供的討論和示例還適用於器件輸入端子和關聯的輸入接合墊和互連。此外，用於提供改善的性能、成本降低和效率的結構和方法適用於沒有連接到襯底的在半導體襯底上形成的電子結構的所有端子，即， 適用於其E-M襯底耦合可能引起有害效應的所有器件和元件端子。
圖3是簡化示意性平面圖，並且圖4是包含通過耦合區域38的互連41被耦合到接合墊區域34中的接合墊35的有源器件區域22中的MOS場效應電晶體(FET)的電子器件20的簡化示意性橫截面圖。圖4根據現有技術。電子器件20包括半導體襯底21 (例如， 矽)，其中已經形成了在其中形成MOSFET M的摻雜阱區域23。假設襯底21是低電阻率材料，例如具有小於約0. lOhm-cm的薄層電阻，但是還可以使用較高或較低的值。位於阱區域 23中的是間隔開的元件(i)具有源極觸點沈的源極區域25，以及(ii)具有漏極觸點觀的漏極區域27。被柵極氧化物31和柵極30置上的溝道區域四位於源極-漏極區域25、 27之間。當器件M被激勵時，電流通過場感應溝道區域四在源極25與漏極27之間流動， 電流的極性取決於電晶體M是N溝道還是P溝道型FET。雖然電晶體或器件M被示為是 M0SFET，但是可以替換任何類型的有源器件，例如但並不意在是限制性的，JFET器件、LDMOS 器件、雙極器件等。不論被標識為MOSFET電晶體還是器件M，器件M意在也代表這樣的其它器件類型，並且漏極電極觀還意在表示這樣的其它器件類型的主端子。接合墊35通過互連41被耦合到漏極電極28。對於FET，接合墊35通常在約80mm 的總柵極外圍的情況下具有在約3至7毫米範圍內的寬度351，以及在約75至200毫米範圍內的長度352，或者在約0. 225至1. 4mm2範圍內的面積，但是還可以使用更大或更小的值。互連41通常具有根據柵極外圍的毫米的約7至60微米範圍內的寬度411，但是還可以使用更大和更小的值，並且互連41的長度412、412'能夠根據設計者的需要在很大的範圍內變化。互連41通過電介質區域32 (例如，氧化矽)與襯底21絕緣，並且接合或連接墊35 通過厚度361的電介質區域36(例如，氧化矽)與襯底21絕緣。本文所使用的單數或複數的術語「接合墊」和「墊」意在指用於本文所述的電子器件的任何類型的有效面積的I/O連接。在圖4中，在有源器件區域22和接合墊區域34之間存在類似於圖3的長度412的長度39的耦合區域38。雖然在圖3-4中僅示出了一個接合墊(例如，墊35)(並且在後續圖中類似地)，但本領域的技術人員應當理解，通常存在被耦合到電晶體M的柵極30或其它有源端子的大體上類似的接合墊。當具有電晶體M的器件20被激勵時，電磁(E-M)場33在接合墊區域34中的接合墊35周圍形成。由於與漏極觸點觀相比相對大面積的接合墊35和相對短的互連41，與墊35相關聯的E-M場33能夠主導與高頻(例如，RF)器件20的性質相關聯的寄生效應。 在E-M場33穿入低電阻率襯底21的程度上，可能發生寄生耦合，其例如通過支配端子I/O 阻抗使得難以或不能實現適當的輸入-輸出(I/O)阻抗匹配並且耦合到電晶體M中和外， 來降低器件20的性能，如上文已討論的。在這樣的情況下，器件20的功率處理能力和最大操作頻率可能被嚴重降低。圖5是包含耦合到接合墊區域34'中的接合墊35的有源器件區22中的場效應電晶體(FET) M的電子器件20'的簡化示意性橫截面圖。圖5的電子器件20'由於提供了在墊35的下面的(例如，氧化矽的)相對深的電介質區域(DDR)36'(即，具有實質上大於圖4的場氧化電介質區域36的厚度361的厚度361')而不同於圖4的電子器件20。深度361 『實用地等於或大於約5微米，更方便地等於或大於約10微米，並且優選地等於或大於約15微米，但是還可以使用更大和更小的值。由於DDR 36'的存在，E-M場33不再如此顯著地與襯底21交互。雖然互連41'與襯底21之間的E-M耦合可以根據互連41'的長度39' ,412'(和寬度411)及下面的電介質32的厚度而更大或更小，但是墊35與襯底21之間的E-M耦合被大大地減少。因此，與墊35相關聯的阻抗更易於匹配，並且渦電流損失和以其他方式存在於圖4的布置中的其它寄生效應可以不太顯著。因此，與圖4的布置相比，圖5的布置可以減少總器件性能降低。然而，發現了可能出現可能使得圖5的布置不太理想的另一問題。這與由於DDR 36'的存在而在襯底21中產生的機械應力有關。例如，可用於形成DDR 36'的氧化矽的熱膨脹係數(TEC)大於例如矽的襯底21的TEC。這在襯底21中產生顯著的應力，因為器件2 在製造期間和之後經歷各種熱循環。該應力可能負面地影響位於有源器件區域(ADR) 22中的任何有源器件M的性質。DDR 36'被放置得距離有源器件區域(ADR) 22越近，S卩，耦合區域38'的長度39'和互連41'的長度412'越小，由DDR 36'產生的機械應力可能對有源器件M具有的有害作用越大。無論在有源器件區域(ADR) 22中使用什麼類型的有源器件對，情況通常如此，並且不僅僅限於圖中所示的示例性M0SFET24。因此，為了在不經受 DDR 36'接近ADR 22時的有害應力感應效應的情況下利用由圖5的結構提供的寄生E-M 效應的減少，通常必須增加耦合區域38'的長度39'和互連41'的長度412'。這導致了器件20'佔用較大的面積(稱為「面積膨脹」)，這進而減少能夠在單個晶圓上同時製造的併入器件20'的器件和IC的數目。這導致較高的製造成本。此外，通過增加耦合區域38' 的長度39'所引起的互連41'的長度412'的增加可能增加不期望的串聯阻抗，如結合圖 1-2所解釋的，從而還限制器件20'的總體性能。圖6通過示例的方式，示出了根據本發明的實施例的通過包括公共半導體襯底21 上的有源器件區域(ADR) 46中的MOSFET M和接合墊區域60中的接合墊35的電子元件44 的簡化示意性橫截面圖。圖7-8是根據本發明的其它實施例的圖6的電子器件的簡化示意性平面圖。一起考慮圖6-8，ADR 46通過長度64的耦合區域63與接合墊區域60分離。ADR 46和示例性有源器件M基本上與結合圖3-5的ADR22和器件M所示和所述的相同，並且在本文中通過引用併入了其中的描述。MOSFET M是常規的，並且表示任何類型的有源器件。接合墊區域60中的接合墊35覆蓋在深度6M和橫向尺寸621、622(參見圖6 8)的複合電介質區域(⑶R)62上。由設計者來選擇⑶R 62的橫向尺寸621、622以容納被置於複合電介質區域(⑶R) 62上的寬度351和長度352的接合墊35 (參見圖7-8)。⑶R 62的深度6M應當足以基本上減少在器件操作期間由接合墊35生成的E-M場33與襯底21的交互。在大多數情況下，深度擬4通常等於或大於約5微米，更方便地等於或大於約10微米，並且優選地等於或大於約15微米。已經發現能夠通過提供圖6-8的在接合墊35下面的複合電介質區域(⑶R)62來改善或避免可能與圖3的深電介質區域36'相關聯的負面的電路損失、負面製造合格率影響和負面布局密度影響(面積膨脹)，其中區域62包括多個電浮柱狀或葉片狀多晶或非晶 (即，非單晶)區域或內含物(inclusion) 65，其通過電介質(例如，氧化物)部分78彼此分離。在其中襯底21是矽的優選實施例中，內含物65是多晶矽，但還可以使用具有適當熱膨脹係數(TEC)的其它材料。內含物65具有寬度80、隔離物89和中心間距66。已經發現圖6中所示的結構在襯底21中不產生如圖5的布置可能出現的不期望的應力，並且從而最小化或避免由於這樣的應力而引起的對製造合格率、器件性質和面積膨脹的負面影響。與併入深電介質區36'而沒有內含物65的圖5的元件20'的ADR 22中可能存在的應力相比，在併入複合電介質區域(CDR)62的圖6-8的電子元件44的相鄰有源器件區(ADR)46和襯底21中的應力被大大減小。因此，包括具有在接合墊區域60下方的⑶R 62並且具有圖 5-8的相鄰ADR 46的襯底21的元件44不僅藉助於從接合墊35耦合到襯底21的減小的 E-M耦合來呈現出優越的性能特性，而且還避免了與圖5的布置相關聯的過度製造合格率損耗和面積膨脹。已經發現了與圖6的元件44的結構相關聯的製造合格率明顯大於與圖 5的另一相同元件20'相關聯的製造合格率。還發現通常可以在沒有負面效應的情況下使得耦合區域63的長度64關於⑶R 62被製造得較小，而圖5的基本上較大的耦合區38'可能必須被提供在圖5中的元件20的墊區域34'與有源器件區域22之間，以便於減少由深氧化物區域36'產生的應力對有源器件區域22的影響。例如但並不意在是限制性的，可以使得將接合墊區域60與器件44中的有源器件區46分離的耦合區域長度64小到20微米，而用圖3的結構，器件20'的墊區域34與有源器件區域22之間的耦合區域長度39必須通常為約100至200微米，以便於避免負面應力效應。因此，避免了對深氧化物區域36' 的電路封裝密度的負面影響。總而言之，通過使用圖6的結構(i)減少了對接合墊和互連阻抗以及對襯底損耗的負面寄生E-M耦合影響，(ii)改善了總體電路效率，(iii)最小化或避免襯底應力及其對有源器件性質的負面影響，以及(iv)能夠將接合墊區域60放置得更接近於有源器件區域46，從而避免了否則圖5的布置所遇到的電路封裝密度的損失(即面積膨脹)和較長互連41'的增加的阻抗。這些有益效果是高度期望的，並且相比於現有技術有顯著的進步。圖7-8以平面示了由⑶R 62中的電介質區域78分離的內含物65的各種幾何布置，CDR 62為了方便起見被標識為圖7的具有內含物65-1和分離電介質區域78-1 的⑶R 62-1以及圖8的具有內含物65-2和分離電介質區域78_2的⑶R 62_2。這些統稱為⑶R 62、內含物65和中間電介質(例如，氧化物)區域78。內含物65_1和65_2跨⑶R 62-1,62-2延伸，並且關於器件M的定向彼此成直角定向。在圖7中，內含物65的較長尺寸以不指向有源器件區域46的方向取向(例如，與器件區域46成直角)。在圖8中，內含物65的較長尺寸以指向有源器件區域46的方向取向。圖8中的內含物65的取向是優選的。然而，這並不意在是限制性的，並且可以使用內含物65關於器件區域46中的器件對的任何角度取向。圖9-14示出了各種電介質區域(⑶R)62-3至62-8(統稱62)的簡化平面圖，各種電介質區域62-3至62-8包含分別由電介質區域78-3至78_8 (統稱78)橫向地分離的電浮(例如，多晶或非晶半導體)內含物65-3至65-8(統稱65)，並且適合於在圖6-8的集成電子元件44的改進接合墊區域60中使用。如結合圖15-23所解釋的，內含物65優選地在溝槽中形成，並且在平面圖中可以具有圖7-14中圖示的布置中的任何一個。內含物65可以被布置成如例如圖7-8中所示的基本上平行的行，或者如例如圖9所示的交錯的行，或者如例如圖10中所示的「L」或「T」形布置，或者如例如圖11所示的其中柵格中的開口與電介質區78相對應的柵格狀布置，或者如例如圖12-14中所示的由電介質區域78分離的同心矩形、同心圓或同心多邊形。這些布置中的任何一個都是適當的，並且通過示例的方式而不是以限制的方式來提供。還可以使用內含物65的其它二維平面圖布置。在接合墊35具有圓形或多邊形平面圖設計的情況下，如圖13 14中圖示的CDR 62和內含物65的圓形或多邊形布置是特別有用的。圖15-23示出了根據本發明的其它實施例的通過適用於支撐一個或多個接合墊35的在圖6的接合墊區60的⑶R 62的不同製造階段115-123的半導體襯底45的簡化示意性橫截面圖。在圖15-23中，圖示了⑶R 62的形成，並且大大地省略了在鄰近ARD 46中的有源器件的製造中涉及的常規步驟。因此，在圖15-22中未示出ADR 46，而僅僅被包括在圖23中。可以在圖15-22的製造步驟115-122之前、期間或之後在ADR 46中製造一個或多個有源器件(例如，參見圖6)，並且僅以示例的方式且並不意圖是限制性的，這樣的製造被包括在圖23的製造階段123中。圖15-23的襯底45類似於圖6的襯底21，但是被圖示為具有特定的導電性類型並且包括延伸到襯底45的上表面57的外延層48。這僅僅意在例示各種襯底，因為這樣的摻雜類型和外延層對LDMOS器件特別有用，並且並不意圖是限制性的。襯底45的摻雜類型和外延層48的存在或不存在對CDR 62的形成沒有顯著影響，並且在本發明的各種實施例中可以被包括或省略。現在參考圖15的製造階段115，在優選實施例中，提供了具有表面57和例如輕摻雜P型外延的厚度481的上部區域48的P+矽襯底45。在其它實施例中，輕摻雜阱區域可以替換有源器件區域46中的外延區域48。厚度481在約1至15微米的範圍內是實用的， 更方便地在約5至13微米的範圍內，並且優選地在約9至13微米的範圍內，但是在其它實施例中還可以使用更厚和更薄的層，可以省略上部區域48或通過注入或其它摻雜手段來提供上部區域48。是否需要厚度481且與襯底45相同或不同摻雜的上部區域48將取決於設計者期望在ADR區域46中形成的器件的類型，並且在本領域的技術人員的能力內。本領域的技術人員還將理解，關於圖15-23的矽襯底和氧化矽電介質的描述意在作為優選實施例的示例，並且沒有以限制的方式排除其它類型的半導體和電介質材料。期望地在SC表面57上提供針對其與SC襯底45的相容性和不同蝕刻性選擇的厚度69的初始墊層68。氧化矽是用於初始墊層68的適當材料，但是還可以使用其它材料。 厚度69在約0. 02至0. 2微米的範圍內是實用的，更方便地在約0. 04至0. 17微米的範圍內，並且優選地在約0. 1至0. 17微米的範圍內，但是還可以使用更厚和更薄的層。在初始墊層68上提供厚度71的另一接合墊層70。針對其抵抗諸如下面的SC襯底45的氧化的化學反應的能力、其相對於下面的初始墊層68的不同蝕刻性及其作為平面化蝕刻終止層或拋光終止層的實用性來選擇另一接合墊層70。氮化矽是用於另一墊層70的適當材料， 但是還可以使用其它材料。厚度71在約0. 02至0. 2微米的範圍內是實用的，更方便地在約0. 04至0. 17微米的範圍內，並且優選地在約0. 1至0. 15微米的範圍內，但是還可以使用更厚和更薄的層。在另一墊層70上提供硬掩膜層72。例如使用正矽酸乙酯(TEOS)反應物通過化學汽相沉積(CVD)形成的氧化矽是用於硬掩膜72的適當材料的非限制性示例，但是還可以使用其它耐用掩膜材料。通過硬掩膜層72、另一墊層70和初始墊層68提供開口 73，從而使SC表面57的區域571暴露。結果得到結構215。現在參考圖16的製造階段116，通過掩膜開口 73來引導優先地並且非等方向性地侵蝕半導體襯底45的蝕刻劑90，以形成延伸到外延層48中和/或通過外延層48並且延伸到襯底45中至深度741的溝槽74。深度741在約2至20微米的範圍內是實用的，更方便地在約9至20微米的範圍內，並且優選地在約15至20微米的範圍內，但是還可以使用更大和更小的深度。蝕刻劑90的選擇取決於用於SC襯底45的材料的選擇，並且在本領域的技術人員的能力範圍內。對於矽襯底45，優選氦氧混合物中的HBr和SiF4用於蝕刻劑90， 但是還可以使用其它非等方向性蝕刻劑。選擇開口 73的寬度和間距，以便於提供由襯底45的SC材料的寬度77的柱體76分離的寬度75的溝槽74。得到結構216。現在參考圖17的製造階段117，去除了圖16中所示的硬掩膜層72，並且在溝槽74 中暴露的半導體材料被優選地轉換為電介質。對於矽襯底45，得到的電介質優選地是二氧化矽。矽襯底45的高壓力或水氣氧化(stream oxidation)法是用於由在溝槽74中暴露的SC材料形成氧化物區域78的優選手段。在該實施例中執行氧化，直至SC襯底柱或柱體 76中的基本上所有SC材料都被轉換成氧化矽。由矽柱或柱體76的氧化所產生的二氧化矽佔用了比在氧化期間所消耗的矽更大的體積。因此，溝槽74隨著氧化的進行而變窄。選擇溝槽寬度75和柱體寬度77(通過初始掩膜開口 73和間距的適當選擇)，使得由柱體76的氧化所形成的氧化物區域不閉合，而是在相鄰氧化物柱體78之間留下寬度80的空溝槽或空隙(void) 79。寬度80在約0.2至5.0微米的範圍內是實用的，更方便地在約0.2至3.0 微米的範圍內，並且優選地在約0. 3至0. 7微米的範圍內，但是還可以使用更寬或更窄的空隙。舉例來說並且不意在是限制性的，假設SC柱體76在製造階段117中被完全轉換成氧化物，為了獲得約0. 5微米的寬度80的空隙溝槽79，使用被約2. 7微米的初始襯底柱體寬度77分離的約4. 5微米的初始溝槽寬度75 (參見圖16)，從而提供約7. 2微米的初始溝槽間中心線分隔67。內含物65的中心線間距66將約等於溝槽74的中心線間距67。通過調整初始溝槽寬度75和柱體寬度77，在SC襯底柱體76被完全轉換成氧化物之後能夠獲得不同寬度80的殘留空隙溝槽79。換言之，期望寬度75為寬度80的約8_10倍，並且期望中心線間距66為寬度80的約13-16倍。得到結構217。現在參考圖18的製造階段118，在接合墊區域60上將(例如，通過CVD)非單晶材料(例如，多晶或非晶矽)層82形成為足以用內含物83填充腔體79的厚度81。為了便於解釋，在下文中假設層82和內含物83是多晶或非晶矽(S卩，非單晶矽)，但是還可以使用具有比電介質78更小和/或更接近於襯底45的熱膨脹係數(TEC)的其它材料。非晶和 /或多晶(例如，非單晶)矽或鍺或矽和鍺的組合是適合於與矽或鍺或矽-鍺襯底45—起使用的其它材料的非限制性示例。得到其中在溝槽79中形成例如多晶或非晶矽內含物83 的結構218。通過考慮圖6-18，將認識到的是內含物83可以具有柱狀或柱體狀或葉片狀構造，即，其寬度80通常顯著小於其高度791，並且顯著小於其在與圖6和圖15-23的平面垂直的方向上的深度，如在圖7-14的平面圖中可以看到的。現在參考圖19的製造階段119，位於另一墊層70上方的圖18中示出的那部分層 82被去除，多晶或非晶矽內含物83未受影響。可以使用任何平面化技術。在光致抗蝕劑 (未示出)和多晶或非晶矽層82的蝕刻(所謂的抗蝕劑背蝕刻技術)之前的光致抗蝕劑塗敷是適當平面化工藝的非限制性示例，但是還可以使用諸如化學機械拋光(CMP)的其它平面化技術來去除層70上方的層82的多餘部分。此外，墊層70可用作平面化蝕刻終止層或拋光終止層，並且促進平面化工藝。得到結構219。現在參考圖20的製造階段120，通過短暫(例如，矽)蝕刻來去除在多晶或非晶矽內含物83的頂部的部分84。被去除的部分84包括在溝槽79 (參見圖19)中並更優選地位於SC表面57上方的內含物83的頂部，但是還可以使用更深或更淺的蝕刻。所使用的特定蝕刻劑將取決於內含物83的材料的選擇，並且在本領域的技術人員的能力範圍內。在內含物83是多晶或非晶矽的情況下，HBr和/或HCl是適當的蝕刻劑。得到結構220。現在參考圖21的製造階段121，在製造階段120中暴露的那部分(例如，多晶或非晶矽)內含物83例如被氧化以在電介質(例如，氧化矽)區域78內嵌入的電隔離(例如， 多晶或非晶矽)內含物65上形成電介質區85，從而形成併入電隔離(例如，多晶或非晶矽) 內含物65的寬度622和深度624(參見圖6)或781(參見圖21)的圖6和圖21中圖示的複合電介質(隔離)區域(CDR)62。得到結構221。現在參考圖22的製造階段122，在複合電介質區域(CDR)62上形成優選地為氮化矽並且具有厚度87的另一電介質層86。得到結構222。現在參考圖23的製造階段123，使用本領域中眾所周知的手段來方便地在ADR 46 中形成有源器件M。在該示例中，有源器件對是分別具有觸點26J8的源極-漏極(或漏極-源極)區域25、27以及在溝道四上方具有柵極30的柵極電介質31的M0SFET，但是這僅僅是以示例的方式，並且不意在是限制性的，並且在圖15-23的任何製造階段115-123 之前或期間，可以等同地在ADR 60中形成任何其它類型的有源器件。雖然層86被示為被併入圖23的⑶R 62的上部分中，但是通常與有源器件M的製備相關地將墊層68、70和層 86併入場氧化物區中或用場氧化物區來替換，並且通常在圖23中被忽略。在接合墊區域 60中的⑶R 62上方與有源器件M的觸點沈、28同時方便地形成接合墊35，但是在其它實施例中，可以在製造工藝中更早地或更晚地形成接合墊35。任何序列是實用的。有或沒有各種穩定化摻雜劑的情況下，期望具在例如並且並不意在是限制性的氧化矽、氮化矽或其組合的鈍化層40被施加在接合墊區域60和ADR 46上。得到結構223。然後，電子元件44 基本上被完成。指示了例如漏極金屬化區域觀和接合墊區35之間的互連41。因為可以將 ⑶R 62放置得非常接近於ADR46，例如在ADR 46的約20微米內，所以可以使得接合墊區域 60與ADR 46之間的長度39的耦合區域38非常短。內含物65可以具有在約2至200的範圍內、更方便地約15至50並且優選地約20 至30的縱橫比，其被定義為其垂直高度除以其水平寬度80(參見圖6和21-23)，但是還可以使用更大和更小的值。其在與圖6和圖20-23的平面垂直的方向上的長度可以比寬度80 大很多倍，並且將取決於覆蓋⑶R 62的接合墊35的橫向尺寸，如通過檢查在圖7-14中呈現的平面圖能夠認識到的。圖2416示出了根據本發明的其它實施例的通過適用於支撐一個或多個接合墊 35的在圖6和圖7-14的⑶R 62的不同製造階段處的半導體襯底45的橫截面圖。 與圖2446相關地，採用用相同的附圖標記來標識與圖15-23的那些類似的各種區域並且通過使用用符號撇(『)補充的相同附圖標記來標識與圖15-23的那些類似但可能在某些方面不同的各種區域約定。例如，襯底45可以是相同的，並且因此在附圖M-26中用與在圖15-23中相同的附圖標記45來標識，而圖M-26的溝槽74'和柱體76'雖然類似於圖 15-23的溝槽74和柱體76，但可能略有不同，因此用具有附加的(『)的相同附圖標記來標識。產生結構224的圖M的製造階段IM類似於產生結構216的圖16的製造階段116，並且在本文中通過引用併入了其討論及其前一製造階段115。在製造階段IM和結構2M方面不同的是，選擇溝槽寬度75'和柱體寬度77'(藉助於調整掩膜開口 73')，使得在圖25 的後續製造階段125中，SC襯底柱體76'沒有如在圖17的製造階段117中一樣被氧化至完成，而是將寬度93的未氧化SC襯底柱體92 (參見圖2 留在原位未動(undisturbed)， 嵌入包含寬度80'的空隙溝槽79'的氧化物區域78'。寬度80'可以與圖17-23的寬度 80相同或不同。如圖17的製造階段117的情況一樣，在圖25的製造階段125中，溝槽74' 隨著氧化的進行而變窄。選擇溝槽寬度75'和柱體寬度77'(通過初始掩膜開口 73'和間距的適當選擇)，使得由柱體76'的部分氧化形成的氧化物區域沒有閉合，而是在相鄰的氧化物柱體78'之間留下寬度80'的空溝槽或空隙79'。寬度80'在約0. 2至5. 0微米的範圍內是實用的，更方便地在約0. 2至3. 0微米的範圍內，並且優選地在約0. 3至0. 7 微米的範圍內，但是還可以使用更寬或更窄的空隙。舉例來說且並不意圖是限制性的，為了在留下寬度93的未動SC襯底柱體92的同時獲得約0.5微米的寬度80'的空隙溝槽79'， 使用被約3. 7微米的初始襯底柱體寬度77'分離的約4. 5微米(參見圖24)的初始溝槽寬度75'，假設SC襯底柱體76'的氧化在其在製造階段125中被完全轉換成氧化物之前被終止。通過調整初始溝槽寬度75'和柱體寬度77'及氧化時間，在SC襯底柱體76'在嵌入在電介質區域78'內留下寬度93的SC襯底柱體92的同時被部分地轉換成氧化物之後，能夠獲得殘留空隙溝槽79'的不同寬度80'。從圖25的製造階段125得到結構225。 然後，結構225經歷與圖18-23相關聯的基本上相同的製造階段，並且其討論被通過弓I用併入此處。圖沈的製造階段1 與圖23的製造階段123類似，不同之處在於寬度93和間距 94的殘留SC襯底柱體92被併入電子元件44'的⑶R 62'中。可以在⑶R 62'和接合墊 35的形成之前、期間或之後形成有源器件M。圖27-31示出了根據本發明的其它實施例的通過適用於支撐一個或多個接合墊 35的在圖6和圖7-14的⑶R 62的不同製造階段127-131的半導體襯底45的橫截面圖。 與圖27-31相關地，採用用相同附圖標記來標識與圖15-23的那些類似的各種區域並且通過使用用雙引號(「)補充的相同附圖標記來標識與圖15-23的那些類似但可能在某些方面不同的各種區域的約定。例如，襯底45可以是相同的，並且因此在圖27-31中用與在圖15-23中相同的附圖標記45來標識，而圖27-31的溝槽74"和柱體76"雖然類似於圖 15-23的溝槽74和柱體76，但可能略有不同，並且因此用具有附加的(「)的相同附圖標記來標識。產生結構227的圖27的製造階段127類似於產生結構216的圖16的製造階段 116，並且在此處通過引用併入其討論及前一製造階段115。圖27的製造階段127和結構 227中的不同之處在於，選擇溝槽寬度75"和柱體寬度77"(藉助於調整掩膜開口 73「)， 使得在圖觀的後續製造階段1 中，可以通過沉積而不是襯底柱體76"的氧化來產生電介質區域78"和空隙79"。在圖27的製造階段127中，在襯底45中將襯底柱體76"(包括覆蓋柱體76"的頂部上的墊層68、78的部分)所分離的寬度75"的溝槽74"蝕刻至深度 741〃。得到結構227。現在參考圖觀的製造階段128，優選地共形地在結構227上形成厚度97的電介質層96。CVD氧化矽是用於層96的適當材料。可以使用任何CVD工藝，但是採用TEOS的沉積是方便的。選擇厚度97，使得層96塗敷溝槽74"的側壁，留下基本上在中心處位於溝槽74〃內的寬度80〃的未填充空隙79〃。得到結構228。現在參考圖四的製造階段129，在結構2 上形成類似於圖18的層82的厚度 81〃的層82"，從而以與針對圖18的製造階段118的空隙溝槽74和內含物83所描述的大致相同的方式來填充空隙溝槽74並且產生內含物83，其討論被通過引用併入此處。得到結構229。雖然圖四的製造階段129圖示了在層82"的沉積期間將掩膜72留在原位的情況，但在其它實施例中，可以在這樣的沉積之前去除掩膜層72。任何一個布置或序列是實用的。現在參考圖30的製造階段130，以與先前已經結合圖19的製造階段119描述的大致相同的方式將結構2 平面化，其討論被通過引用併入此處。得到結構230。還利用存在另一接合墊層70的優點，另一接合墊層70提供方便的平面化拋光終止層和/或蝕刻終止層。然後，使結構230經歷與圖20-23的製造階段120-123類似的製造階段，其討論被通過引用併入此處，最後到達與圖23的製造階段123類似的圖31的製造階段131，不同之處在於，寬度93〃和間距94〃的殘留SC襯底柱體92〃被併入電子元件44〃的⑶R 62〃中。在其中具有基本上未氧化襯底柱體92"的沉積電介質區78"中提供寬度80"和分隔89"及中心間距66"的多晶或非晶內含物65"。多晶或非晶內含物65"是電浮的，並且殘留襯底柱體 92〃通過墊層70、68的至少一部分70"和68"和層86或其隨後形成的等價物來與接合墊 35分離，從而限制其耦合到由接合墊35產生的E-M場。可以在⑶R 62"和接合墊35的形成之前、期間或之後形成有源器件對。根據第一實施例，提供了電子元件04、44'、44")，包括半導體(SC)襯底05)， 該半導體(SC)襯底0 具有第一熱膨脹係數(TEC)以及有源器件區域G6)和接合墊區域 (60)；位於接合墊區域(60)中的接合墊(35)；接合墊區域(60)中位於在接合墊(35)下面並且包括具有第TEC的絕緣材料(78、78'、78〃)的複合電介質區域(62、62'、62")；在複合電介質區域(62、62'、62〃 )內的另一材料(82、82〃 ；83,83")的內含物(65、65'、 65〃)，另一材料(82、82〃 ；83,83")具有小於第二 TEC的第三TEC，其中，內含物(65、 65'、65")與襯底05)和接合墊(35)電隔離；以及位於有源器件區06)中並且接近複合電介質區域(62、62'、62〃)的有源器件(M)，具有通過互連Gl、41'、41〃)電耦合到接合墊(3 的第一端子。根據另一實施例，襯底0 包括矽或鍺或其組合，並且內含物(65、65'、65")包括矽或鍺或其組合的非單晶矽形式。根據另一實施例，內含物(65、 65' ,65')具有在約0.2至5.0微米範圍內的寬度(80)。根據另一實施例，內含物(65、 65'、65")具有寬度(80)以及其寬度(80)的約13-16倍的中心線至中心線間距(66)。 根據另一實施例，內含物(65、65'、65")具有在約2至200的範圍內的縱橫比。根據另一實施例，內含物(65、65'、65")具有在約15至50的範圍內的縱橫比。根據另一實施例，內含物(65、65'、65")具有在約20至30的範圍內的縱橫比。根據另一實施例，內含 ^ (65,65'、65〃)在平面圖中包括多個基本上平行的葉片狀形狀(65-1、65-2、65-；3)。根據另一實施例，內含物(65- 在平面圖中具有朝著有源器件取向的長尺寸。根據另一實施例，內含物(65-1)具有在平面圖中不朝著有源器件取向的長尺寸。根據另一實施例，內含物(65-6、65-7、65-8)在平面圖中形成基本上同心的形狀。根據附加實施例，複合電介質區域(62、62'、62")位於有源器件區域G6)的約20微米或更小內。根據第二實施例，提供了一種用於形成電子元件04、44'、44")的方法 (151-131)，該電子元件在耦合到有源器件04)的接合墊(3 的下方併入複合電介質區域 (CDR) (62、62'、62")，該方法包括提供(115、124、127)具有第一熱膨脹係數(TEC)並且具有第一表面(57)的第一材料的半導體襯底(45)，其中，襯底0 在其中具有適用於接納有源器件04)的第一區域06)和適用於接納接合墊(35)的第二區域(60)；在第二區域 (60)上形成(115、124、127)掩膜(72)，該掩膜具有第一寬度(75、75'、75〃)的間隔開的開口(73、73'、73")；在襯底G5)中將基本上第一寬度(75、75'、75")的間隔開的溝槽 (74,74'、74〃 )蝕刻(116、1M、127)至第一深度(741、741")，在溝槽(74、74'、74〃)與溝槽(74、74'、74")下面的襯底0 材料的其它部分之間留下基本上未動的襯底G5) 材料的柱體(76、76'、76〃 );在溝槽(74、74'、74〃)中形成(117、125、128)具有第二 TEC的電介質(78、78'、78")，使得在電介質(78、78'、78")中存在從第一表面(57)延伸到溝槽(74、74'、74")中但不延伸到溝槽(74、74'、74")下面的襯底05)材料的其它部分的基本上在中心處定位的空隙(79、79'、79")；用相對於襯底G5)電浮的並且具有小於第二 TEC的第三TEC的內含物材料(83、83〃 ；65,65'、65〃)來填充(118、129)溝槽(74、74'、74〃)，其中，電介質(78、78'、78〃)和電浮內含物材料(83、83〃 ；65、65'、 65")的組合在其中形成適合於支撐接合墊(3 的複合電介質區域(62、62'、62")；在接近複合電介質區域(62、62'、62")的有源器件區域G6)中形成(123、126、131)有源器件(M)，其中，有源器件04)具有第一端子08)；與內含物材料(83、83" ；65,65'、65") 電隔離地在電介質(78、78'、78〃 )和內含物材料(83、83" ；65,65'、65〃)上方在電介質區域(62、62'、62〃 )上形成(123、126、131)接合墊(35)；以及將接合墊(35)電耦合到有源器件的第一端子08)。根據另一實施例，內含物材料(82、82" ；83,83" ；65,65'、65") 包括矽或鍺或其組合。根據另一實施例，第一材料包括矽或鍺或其組合。根據另一實施例， 內含物材料(82、82" ；83,83" ；65,65'、65")在平面圖中具有下述形狀，該形狀包括一個或多個基本上連續平行的多個行(65-1、65-幻或中斷的多個基本上平行的行(65-3)、或多個「L」或「T」狀的行(65-4、65-5)、或多個行(65-5)的X-Y狀陣列、或同心矩形、同心圓或同心多邊形(65-6、65-7、65-8)。根據第三實施例，提供了一種電子器件G4、44'、44")，包括在其中具有接合墊區域(60)和有源器件區域G6)的半導體襯底05)；與襯底05)電隔離的接合墊(35)；在襯底G5)上的接合墊區域(60)中並且在接合墊(35)下面的複合電介質區域(62、62'、 62")，其中，複合電介質區域(62、62'、62〃 )包括絕緣電介質區域(78、78'、78〃、85、 68、70、86)和非單晶半導體內含物區域(65、65'、65〃 )，內含物區域(65、65『、65〃)通過絕緣電介質區域(78,78'、78〃、85、68、70、86)的一部分與接合墊(35)和襯底(45)電隔離；以及通過互連Gl、41'、41")電耦合到接合墊(35)的有源器件區域G6)中的有源器件04)。根據另一實施例，襯底G5)具有小於約0. lOhm-cm的電阻率。根據另一實施例，接合墊區域(60)通過小於或等於約20微米的長度(39)的耦合區域(38)與有源器件區域G6)分離。根據另一實施例，內含物區域(65、65'、65")在指向有源器件區域06) 的方向上取向的半導體材料(8 的平面圖中包括多個基本上平行的行(65-2)。雖然在本發明的前述詳細描述中已經提出了至少一個示例性實施例，但應當認識到存在許多修改。還應當認識到示例性實施例僅僅是示例，並且並不意在以任何方式限制本發明的範圍、適用性或構造。相反，前述詳細描述將為本領域的技術人員提供用於實現本發明的示例性實施例的方便路線圖，應當理解，在不脫離所附權利要求書及其合法等價物中闡述的本發明的範圍的情況下對在示例性實施例中描述的元件的功能和布置進行各種修改。
權利要求
1.一種電子元件，包括半導體(SC)襯底，所述半導體(SC)襯底具有第一熱膨脹係數(TEC)以及有源器件區域和接合墊區域；接合墊，所述接合墊位於所述接合墊區域中；複合電介質區域，所述複合電介質區域在所述接合墊區域中位於所述接合墊下面，並且包括具有第二 TEC的絕緣材料；所述複合電介質區域內的另一材料的內含物，所述另一材料具有小於所述第二 TEC的第三TEC，其中，所述內含物與所述襯底和所述接合墊電隔離；以及有源器件，位於所述有源器件區域中並且接近所述複合電介質區域，具有通過互連被電耦合到所述接合墊的第一端子。
2.根據權利要求1所述的電子元件，其中，所述襯底包括矽或鍺或其組合，並且所述內含物包括矽或鍺或其組合的非單晶形式。
3.根據權利要求1所述的電子元件，其中，所述內含物具有在約0.2至5. 0微米範圍內的寬度。
4.根據權利要求3所述的電子元件，其中，所述內含物具有寬度以及其寬度的約13 16倍的中心線至中心線間距。
5.根據權利要求1所述的電子元件，其中，所述內含物具有在約2至200範圍內的縱橫比。
6.根據權利要求5所述的電子元件，其中，所述內含物具有在約15至50範圍內的縱橫比。
7.根據權利要求6所述的電子元件，其中，所述內含物具有在約20至30範圍內的縱橫比。
8.根據權利要求1所述的電子元件，其中，所述內含物在平面圖中包括多個基本上平行的葉片狀形狀。
9.根據權利要求8所述的電子元件，其中，所述內含物具有在平面圖中朝著所述有源器件取向的長尺寸。
10.根據權利要求8所述的電子元件，其中，所述內含物具有在平面圖中不朝著所述有源器件取向的長尺寸。
11.根據權利要求1所述的電子元件，其中，所述內含物在平面圖中形成基本上同心的形狀。
12.根據權利要求1所述的電子元件，其中，所述複合電介質區域位於所述有源器件區域的約20微米或更小內。
13.一種用於形成電子元件的方法，所述電子元件在耦合到有源器件的接合墊下方併入複合電介質區域(CDR)，所述方法包括提供具有第一熱膨脹係數(TEC)並且具有第一表面的第一材料的半導體襯底，其中， 所述襯底在其中具有適用於接納所述有源器件的第一區域和適用於接納所述接合墊的第二區域；在所述第二區域上形成掩膜，所述掩膜具有第一寬度的間隔開的開口 ； 在所述襯底中將基本上所述第一寬度的間隔開的溝槽蝕刻至第一深度，在所述溝槽與所述溝槽下面的襯底材料的其它部分之間留下基本上未動的襯底材料的柱體；在所述溝槽中形成具有第二 TEC的電介質，使得在所述電介質中存在從所述第一表面延伸到所述溝槽中而不延伸到所述溝槽下面的所述襯底材料的其它部分中的基本上在中心定位的空隙；用相對於所述襯底電浮的並且具有小於所述第二 TEC的第三TEC的內含物材料來填充溝槽，其中，所述電介質和所述電浮內含物材料的組合在其中形成適用於支撐所述接合墊的所述複合電介質區域；在接近所述複合電介質區域的有源器件區域中形成有源器件，其中，所述有源器件具有第一端子；與所述內含物材料電隔離地在所述電介質和內含物材料上方在所述複合電介質區域上形成所述接合墊；以及將所述接合墊電耦合到所述有源器件的所述第一端子。
14.根據權利要求13所述的方法，其中，所述內含物材料包括矽或鍺或其組合。
15.根據權利要求14所述的方法，其中，所述第一材料包括矽或鍺或其組合。
16.根據權利要求13所述的方法，其中，所述內含物材料具有平面圖形狀，所述平面圖形狀包括一個或多個基本上連續平行的多個行或中斷的多個基本上平行的行、或多個「L」 或「T」狀的行、或多個行的X-Y狀陣列、或同心矩形、同心圓或同心多邊形。
17.一種電子器件，包括半導體襯底，所述半導體襯底在其中具有接合墊區域和有源器件區域；接合墊，所述接合墊與所述襯底電隔離；複合電介質區域，所述複合電介質區域在所述襯底上的所述接合墊區域中並且在所述接合墊下面，其中，所述複合電介質區域包括絕緣電介質區域和非單晶半導體內含物區域， 所述內含物區域通過所述絕緣電介質區域的多個部分與所述接合墊和所述襯底電隔離；以及所述有源器件區域中的有源器件，通過互連電耦合到所述接合墊。
18.根據權利要求17所述的器件，其中，所述襯底具有小於約0.lOhm-cm的電阻率。
19.根據權利要求18所述的器件，其中，所述接合墊區域通過長度小於或等於約20微米的的耦合區域與所述有源器件區域分離。
20.根據權利要求18所述的器件，其中，所述內含物區域包括在指向所述有源器件區域的方向上取向的半導體材料的平面圖中的多個基本上平行的行。
全文摘要
期望在公共襯底(45)上具有有源器件區域(46)和接合墊(BP)區域(60)的電子元件(44、44′、44″)包括BP(35)下面的電介質區域以隨著電子元件(44、44′、44″)被縮放至較高的功率和/或工作頻率來減小BP(35)及其互連(41)的寄生阻抗。由純(例如，僅氧化物)電介質區域(36′)產生的機械應力可能負面地影響性能、製造合格率、墊與器件接近度和所佔用面積。這可以通過提供具有比其中它們所嵌入的電介質材料(78、78′、78″)小的熱膨脹係數(TEC)和/或接近襯底(45)TEC的電隔離內含物(65、65′、65″)的複合電介質區(62、62′、62″)來避免。對於矽襯底(45)而言，多晶或非晶矽適用於內含物(65、65′、65″)和用於電介質材料(78、78′、78″)的氧化矽。內含物(65、65′、65″)優選地具有通過電介質材料(78、78′、78″)隔離並被包含在電介質材料(78、78′、78″)內的葉片狀形狀中。
文檔編號H01L21/768GK102239552SQ200980148878
公開日2011年11月9日 申請日期2009年11月25日 優先權日2008年12月4日
發明者任小偉, 傑弗裡·K·瓊斯, 瑪格麗特·A·希馬諾夫斯基, 科林·克爾, 米歇爾·L·米耶拉, 韋恩·R·布格爾, 馬克·A·貝內特 申請人:飛思卡爾半導體公司