用於優化存儲器讀出放大器時序的電路和方法

2023-09-22 00:17:45 1

專利名稱：用於優化存儲器讀出放大器時序的電路和方法
技術領域：
本發明主要涉及半導體存儲器，並且更具體地涉及用於讀出半導體存儲器內的電 壓的讀出放大器。
背景技術：
已經公知的是高性能半導體集成電路正在向小於一伏的電源電壓轉變。由於轉 變到較低的電源電壓值，因此電路電晶體中的任何電晶體閾值電壓變化都會對電路的速度 和電源規格產生顯著的影響。類似地，電源電壓的變化也會負面地影響到速度和性能。在 SRAM (靜態隨機存取存儲器)電路中，複製存儲單元和位線被用於建立參考信號，參考信號 的延時跟蹤SRAM中運行的存儲單元和位線的延時。參考信號被用於為讀出放大器生成使 能信號，其控制讀出放大器在何時讀出指定存儲單元中位值的時序。無論是使用了一個復 制存儲單元還是多個複製存儲單元，這種複製存儲單元通常都被實施為具有最慢或最差情 況下的存儲單元參數，以確保在讀出放大器開始讀出之前提供足夠的時間。在這種設計準 則確保了存儲器的功能性工作的同時，該設計準則也確保了讀出放大器可以在最差情況工 作參數的速度下連續工作。


通過附圖中作為示例示出而非加以限制的內容來介紹本發明，其中相似的附圖標 記表示類似的元件，並且在附圖中圖1示出了根據本發明的一種形式的具有帶時序控制的讀出放大器的靜態隨機 存取存儲器的部分示意圖；圖2示出了根據本發明的一種形式的電晶體閾值電壓補償電路的部分示意圖；以 及圖3示出了根據本發明的另一種形式的電晶體閾值電壓補償電路的部分示意圖。本領域技術人員應該理解附圖中的元件是為了簡要和清楚而示出的而並非一定 是按比例繪製。例如，附圖中某些元件的尺寸相對於其他元件可能會被放大以有助於幫助 理解本發明的實施例。
具體實施例方式圖1中示出的是存儲器10。在一種形式中，存儲器10被實施為靜態隨機存取存儲 器(SRAM)。應該理解也可以用其他類型的存儲器來舉例說明。存儲器10被實施為具有經 過優化的讀出放大器時序。靜態隨機存取存儲器10具有多個存儲單元，例如存儲單元12、 第二存儲單元16和第N存儲單元18，其中N為整數。存儲單元12、第二存儲單元16和第 N存儲單元18被成列地設置並且被連接至位線BL和互補位線。傳輸電晶體具有連接至位 線的漏極、用於接收第一字線信號WLl的柵極和連接至節點21的源極。N溝道通柵或耦合 電晶體20具有連接至位線BL的漏極、連接至第一字線信號WLl的柵極和連接至節點21的源極。耦合電晶體20是用於將存儲單元12的存儲部分耦合至位線的通柵電晶體。N溝道 耦合電晶體22具有連接至互補位線的漏極、用於接收第一字線信號WLl的柵極和連接至節 點23的源極。P溝道電晶體沈具有連接至電源電壓端子用於接收標記為VDD的電源電壓 的源極。電晶體沈的柵極連接至節點23，而電晶體沈的漏極被連接至節點21。P溝道晶 體管30具有連接至VDD電源電壓端子的源極、連接至節點21的柵極和連接至節點23的漏 極。N溝道電晶體觀具有連接至電晶體沈漏極的漏極、連接至節點23的柵極和連接至接 地參考端子的源極。N溝道電晶體32具有連接至節點23的漏極、連接至節點21的柵極和 連接至接地參考端子的源極。存儲單元16和存儲單元18中的每一個都被連接在位線BL 和互補位線之間。行地址被耦合至行解碼器34的輸入端。行解碼器34的輸出端被連接至 字線驅動器36的輸入端。字線驅動器36的輸出端提供字線信號WLl。字線驅動器38提供 用於由存儲單元16使用的字線信號WL2。字線驅動器40提供用於由存儲單元18使用的字 線信號WLN。字線驅動器36、字線驅動器38和字線驅動器40中的每一個都具有用於接收 字線使能信號的使能輸入端。閾值電壓(Vt)補償時序電路50具有用於接收字線使能信號 的使能輸入端。Vt補償時序電路50的輸出端提供了被連接至讀出放大器46的使能輸入端 的讀出使能信號。讀出使能信號也可以被連接至與存儲單元的其它列相關聯的附加讀出放 大器(未示出)。列解碼器42具有用於接收列地址的輸入端。列解碼器42的輸出端提供 被連接至P溝道通柵電晶體44的柵極和P溝道通柵電晶體48的柵極的列解碼信號。通柵 電晶體44的源極被連接至位線BL，而通柵電晶體44的漏極被連接至讀出放大器46的第一 數據輸入端。通柵電晶體48的源極被連接至互補位線，而通柵電晶體48的漏極被連接至 讀出放大器46的第二數據輸入端。讀出放大器46具有用於提供數據輸出信號的數據輸出 端子。在工作時，存儲器10接收行地址，並對行地址進行解碼以將部分解碼的地址提供 給字線驅動器36。字線驅動器36完成地址解碼並斷言被加至耦合電晶體20和22柵極的 字線信號WL1。在一種形式中，其他的行解碼器(未示出)被耦合至字線驅動器38、字線驅 動器40和其他的中間字線驅動器(未示出)中的每一個。在經過斷言的行地址被提交給 其中一個字線驅動器時，如果字線使能信號也被斷言，則斷言相應的字線信號。例如，字線 驅動器36斷言被加至耦合電晶體20和22柵極的字線1的信號WL1。通常在任意的時間點 在存儲器10內都只有一條字線被斷言。類似地，字線2的信號WL2在第二存儲單元16內 被加至通柵(未示出)的柵極。字線N的信號WLN在第三存儲單元18內被加至通柵(未 示出)的柵極。在解碼行地址時，列地址也被提交給列解碼器42並且與行地址並行地進行解碼。 位線BL和互補位線被耦合至預充電電路(未示出)並且兩個位線在列解碼之前均被預充 電至高電壓值。如果列解碼器42可以對存儲單元12、16和18構成的列尋址，那麼列解碼 器42就提供低電壓以使通柵電晶體44和48導通。由此，位線和互補位線都被耦合至讀出 放大器46。在存儲單元12內，節點21和23是互補存儲節點。最初，一個節點採用邏輯高 值，而另一個節點採用邏輯低值，這取決於先前以常規方式將什麼數據寫入存儲單元12。一 旦耦合電晶體20和22變為導通，直接連接至節點21和23中存儲低電平的任一節點的晶 體管就會使得連接的位線開始跳變為低電平。例如，如果節點21存儲了邏輯低電平，那麼 在WLl使耦合電晶體20導通時，位線BL就會開始跳變至邏輯低。
讀出放大器46以及可能的其他讀出放大器(未示出)響應於由閾值電壓(Vt)補 償時序電路50提供的讀出使能信號而被使能。閾值電壓補償時序電路50由字線使能信 號使能。閾值電壓補償時序電路50是讀出使能電路，並且用於一旦字線使能信號被斷言， 那麼就以受控的方式斷言讀出使能信號，以使得保證將最小差分電壓提供給讀出放大器46 的輸入端。該最小差分電壓需要確保讀出放大器46能夠準確地讀出尋址的存儲單元12中 的數據狀態。該最小差分電壓必須得到保證，原因在於讀出放大器46與電晶體一起工作， 而電晶體在包括閾值電壓在內的電氣參數上具有一定程度的統計變化。時序電路50或讀 出使能電路將在預定規格範圍內的所有溫度變化上跟蹤最差情況的存儲單元電流。例如， 對於具有小於一伏的Vdd的低功率應用，最差情況的存儲單元電流在工作溫度範圍的高溫 部分內的溫度處可以具有10到15微安範圍內的值。對於工作溫度範圍低溫部分內的溫度， 最差情況的存儲單元電流的範圍可以為5到10微安。因此，對於最差情況的位單元來說， 高溫工作期間的位單元電流要遠高於低溫工作期間的位單元電流。這是一種與額定器件不 同的性質，額定器件在一定的溫度範圍內可以表現出更加一致的電流或者甚至可以在高溫 下表現出下降。因此，這種變化導致了非最優的時序，原因在於高溫下提供給讀出放大器的 延時不再需要儘量與低溫下用於最差情況的存儲單元的延時一樣長。圖2中示出了用於圖1中的Vt補償時序電路50的幾種形式中的一種。具體地， 字線使能信號WL Enable被連接至電路52的輸入端，電路52通過圖1中的任一字線驅動 器(例如字線驅動器36)實現延時的部分匹配。電路52的輸出端被連接至P溝道或P導 電型電晶體M的柵極和N溝道或N導電型電晶體56的柵極。電晶體M的源極被連接至 用於接收Vdd電源電壓的端子。電晶體M的漏極被連接至電阻器58的第一端子。電阻器 58的第二端子在節點62處被連接至電阻器60的第一端子。電阻器60的第二端子被連接 至接地參考端子。電晶體56的漏極被連接至節點62，而電晶體56的源極被連接至接地參 考端子。N溝道電晶體64的源極連接至負載68的第一端子。負載68的第二端子被連接至 參考接地端子。電晶體64的柵極被連接至節點62。N溝道電晶體66的源極連接至負載70 的第一端子。負載70的第二端子被連接至參考接地端子。電晶體66的柵極被連接至節點 62。電晶體64的漏極和電晶體66的漏極被連接在一起並且連接至虛擬位線DBL。虛擬位 線被連接至虛擬位線電路72和反相器74的輸入端。反相器74的輸出端提供圖1中所示 的讀出使能信號。節點62在圖2中被示出為是可延伸的，其中類似於電晶體64和66的附 加電晶體(未示出)可以被連接至節點62。另外，虛擬位線DBL可以延伸和連接至其他的 電晶體(未示出)。在工作時，假定由於具有最高閾值電壓而處於最差情況的存儲單元是存儲單元 12。最差情況的存儲單元在一種形式中是通過存儲器10的電氣測試來識別的。最差情況 的存儲單元中的高閾值電壓意味著Vdd和Vt之間的電壓差是存儲器陣列內的所有存儲單元 中最小的。最差情況存儲單元的小的電壓差造成了電路50和最差情況存儲單元的漏極飽 和電流(Idsat)相對於溫度的曲線的大的變化，結果使得Idsat成為溫度的強增函數。晶 體管64、66以及負載68和70與電阻器58和60 —起被具體地實施和成形為模擬由存儲單 元12驅動的期望信號的發展。如圖2中的省略號所示，也可以具有附加器件，其與電晶體 64和66、負載68和70以及電阻器58和60 —起用於模擬存儲單元12。通過將存儲單元 12的電氣性質與圖2中的部分電路相匹配來實現這種模擬。虛擬位線DBL被提供用於模擬位線BL的電氣性質。由於該位線被用於模擬工作的位線的電氣性質，因此使用名稱「虛 擬」。虛擬位線電路72模擬與圖1中示出的特定位線相關聯的電容。因此，虛擬位線電路 72實現了虛擬位線的預充電功能。虛擬位線電路72還模擬與開關通柵電晶體44和48相 關聯的電容。負載68和70被實施為多種電路負載中的任意一種。在一種形式中，負載68 可以複製圖1中的N溝道下拉電晶體觀並且可以包括存儲單元12中其他電晶體的複製。 負載68和70不必是完全相同的負載並且可以在電氣性質上有所不同。在一種形式中，晶體 管64和66被實施為與耦合電晶體20和22相同類型的器件。可選地，電晶體64和66可 以被實施為不同類型的電晶體器件。字線使能信號通過電路52被延時，電路52被實施為 一級邏輯門電路，其通過圖1中的字線驅動器36部分地匹配或模擬存在的延時。在一種形 式中，電路52可以被認為是WL使能信號的第一延時電路，而電晶體64、66和負載68、70的 電路可以被認為是模擬存儲單元和位線的第二延時電路，位線的輸入端耦合至由電阻器58 和60構成的分壓器的輸出端。在通過反相器74被反向並驅動至期望的電壓值之前，第二 延時電路提供了讀出使能電路。第二延時電路可以被認為是虛擬位線、負載68和70以及 電晶體64和66形式的有源器件。因此有源器件中的每一個電晶體都具有連接至虛擬位線 的第一電流電極(也就是每一個電晶體64和66的漏極)，連接至分壓器輸出端(節點62) 的控制電極(也就是柵極)以及連接至負載(負載68或負載70)的第二電流電極(也就 是每一個電晶體64和66的源極)。有源器件被成形為具有一閾值電壓，該閾值電壓是存 儲器10陣列中的耦合電晶體(例如耦合電晶體20)的平均閾值電壓值。在另一種形式中， 有源器件(電晶體64和66)是多個所具有的延時與陣列中最差情況存儲單元的耦合晶體 管相匹配的電晶體。負載(負載68和負載70)是多個單獨的器件，其中每一個都模擬最差 情況存儲單元中的存儲部分。換句話說，負載68將模擬電晶體觀，而負載70將模擬晶體 管沈。在另一種形式中，第二延時電路具有有源器件(例如電晶體66)和負載70，其具有 通過電阻器58和60的分壓器調節的柵極-源極電壓，從而提供陣列中的存儲單元內的所 有耦合電晶體中具有最大可能閾值電壓的耦合電晶體(例如耦合電晶體20)的模擬。Vt補償時序電路50用於以類似於WL使能信號行進通過字線驅動器36的方式模 擬WL使能信號行進通過時序電路50。應該注意，電阻器58和60用作分壓器網絡並且具有預定的特定電阻比值。具體 地，該比值被設定為給電晶體64和66提供較低的Ves值，其中值Ves是柵極電壓Ve和源極 電壓Vs之間的電壓差。陣列中的存儲單元具有將存儲部分耦合至位線的耦合電晶體，例如耦合電晶體 20。在工藝誤差和溫度變化的範圍內，耦合電晶體共同地具有平均閾值電壓(也就是統計 平均值)並且至少有一個耦合電晶體具有最大可能閾值電壓(也就是最大值)。分壓器進 一步的特徵在於，在節點62處的分壓器輸出端處提供的電壓表示了平均閾值電壓和最大 可能閾值電壓之間的差值。例如，在電晶體M導通時，電阻器58和60的比值被確定為使加至電晶體64和晶 體管66柵極的柵極電壓低於VDD。在電晶體56導通時，電晶體64和66都是不導通的。晶 體管64和66柵極的電壓值從VDD降低的電壓量與對應於(相對於與具有平均位單元電流 的位相對應的耦合電晶體的閾值電壓來說)具有最差情況位單元電流的位的耦合電晶體 20的閾值電壓(Vt)的增加相匹配。電晶體64和66用作用於時序電路50的時序器件。電晶體64和66的柵極電壓驅動值(Ves-Vt)與最差情況位單元的(Ves-Vt)值相匹配。例如， 對於比平均位單元閾值電壓(Vt)值高250毫伏的最差情況位單元閾值電壓(Vt)值和1.0 伏的電源電壓Vdd來說，電阻比(電阻器60的電阻除以電阻器58和60的電阻之和)是大 約為75%的比值。時序電路50因此用於在響應於字線使能信號斷言讀出使能信號之前生 成延時量。通過控制時序功能的電晶體Ves的控制對該延時加以優化，以使得相對於低溫 下的延時減小高溫工作時的延時。這樣做是因為電晶體64和66在高溫下的閾值電壓(Vt) 相對於低溫下的閾值電壓(Vt)減小。通過減小柵極-源極電壓(Ves)同時也減小閾值電壓 (Vt)，即可通過時序電路50動態且安全地減小延時量。時序電路50具有反相器74。反相 器74使虛擬位線上的信號的邏輯狀態反相併提供其反相作為標記成「讀出使能」的讀出使 能信號。圖3中示出了圖1中的Vt補償時序電路50的另一種形式。為了便於比較，與圖1 中Vt補償時序電路50的形式相同的元件被標記為相同的數字。圖3中示出的Vt補償時序 電路80具有電路52，該電路是通過圖1中的字線驅動器(例如字線驅動器36)的部分匹配 延時。電路52的輸入端接收WL使能信號。電路52的輸出端被連接至P溝道電晶體M的 柵極和N溝道電晶體56的柵極。電晶體M的源極連接至Vdd電源。電晶體M的漏極連接 至N溝道電晶體84的柵極和N溝道電晶體86的柵極。如果需要，其他的電晶體柵極(未 示出)可以如圖3中的省略號所示的連接至電晶體M的漏極，以便更加準確地模擬最差情 況存儲單元的電氣性質。然而，附加的電晶體柵極並非必須。電晶體M的漏極也被連接至 電阻器58的第一端子。電阻器58的第二端子在節點62處連接至電阻器60的第一端子。 電阻器60的第二端子連接至接地參考端子。電晶體56的漏極連接至節點62，而電晶體56 的源極連接至接地參考端子。節點62連接至負載88和負載90的每一個的第一端子。如 果需要，附加的負載可以如圖3中的省略號所示的連接至節點62，用於與最差情況存儲單 元相匹配的目的。電晶體84具有連接至負載88的第二端子的源極。電晶體86具有連接 至負載90的第二端子的源極。電晶體84和86的每一個的漏極都連接至虛擬位線(DBL)。 虛擬位線電路72連接至虛擬位線。反相器74具有連接至虛擬位線的輸入端和用於提供讀 出使能信號的輸出端。另外，虛擬位線DBL可以延伸並連接至其他的電晶體(未示出)。在工作時，同樣假定最差情況的存儲單元是存儲單元12。電晶體84、86以及負載 88和90與電阻器58和60 —起被具體地實施和成形為模擬由存儲單元12驅動的期望信 號發展。如圖3中的省略號所示，也可以具有附加器件，其與電晶體84和86、負載88和90 以及電阻器58和60 —起用於模擬存儲單元12。通過將存儲單元12的電氣性質與圖3中 的電路部分相匹配來實現這種模擬。如圖2中所示，虛擬位線DBL被提供用於模擬位線BL 的電氣性質。虛擬位線電路72模擬與圖1中示出的具體位線相關聯的電容。虛擬位線電 路72同樣實現了虛擬位線的預充電功能。虛擬位線電路72還模擬與圖1中的開關通柵晶 體管44和48相關聯的電容。負載88和90可以被實施為多種電路負載中的任意一種。在 一種形式中，負載88可以複製圖1中的N溝道下拉電晶體觀並且可以包括存儲單元12中 的其他電晶體的複製。負載88和90不必是完全相同的負載並且可以在電氣性質上有所不 同。電晶體84和86可以被實施為與圖1中的耦合電晶體20和22相同類型的器件。可選 地，電晶體84和86可以被實施為不同類型的電晶體器件。字線使能信號通過電路52被延 時，電路52被實施為一段邏輯門電路，其通過圖1中的字線驅動器36部分地匹配或模擬存在的延時。Vt補償時序電路50用於以類似於WL使能信號行進通過字線驅動器36的方式 模擬WL使能信號行進通過時序電路50。電阻器58和60具有預定的特定電阻比值。具體地，該比值被設定為給電晶體84 和86提供較低的Ves值，其中值Ves是柵極電壓Ve和源極電壓Vs之間的電壓差。在本實施 例中，通過在斷言讀出使能信號之前選擇性地降低源極電壓而不是選擇性地降低柵極電壓 來提供較低的Ves值。在電晶體M導通而電晶體56不導通時，電阻器58和60的比值被確 定為使節點62處的電壓高於接地參考電壓。節點62處的這種較低的電壓通過負載90連 接至電晶體86的源極。負載90可以被認為是到電晶體86源極的高阻抗電連接，其進一步 降低電晶體86的源極電壓。在電晶體56導通而電晶體M不導通時，電晶體84和86都因 為對這些電晶體的柵極偏壓已被去除而不導通。電晶體84和86的源極被增加到高於接地 參考電壓的電壓量與對應於具有最差情況位單元電流的位的耦合電晶體20中的閾值電壓 (Vt)的增加相匹配。電晶體84和86因此用作時序電路80的時序器件。電晶體84和86的 值(Ves-Vt)與最差情況位單元的(Ves-Vt)值相匹配。例如，對於比平均位單元閾值電壓(Vt) 值高出250毫伏的最差情況位單元閾值電壓(Vt)值和1.0伏的電源電壓Vdd來說，電阻比 (電阻器60的電阻除以電阻器58和60的電阻之和)是大約25%的比值。時序電路80因 此用於在響應於字線使能信號斷言讀出使能信號之前生成延時量。通過控制時序功能的晶 體管的Ves控制對該延時加以優化，以使得相對於低溫下的延時而減小高溫工作時的延時。 出現這種延時是因為電晶體84和86在高溫下的閾值電壓(Vt)相對於低溫下的閾值電壓 (Vt)有所下降。通過減小柵極-源極電壓(Ves)同時也減小閾值電壓(Vt)，由此通過時序電 路80動態且安全地減小了延時量。時序電路80也利用反相器74來使虛擬位線上信號的 邏輯狀態反相併提供其反相作為讀出使能信號。到現在為止，應該理解，已經提供了一種存儲器，其通過降低柵極電壓或者通過升 高加至時序器件電晶體的源極電壓而降低了讀出放大器時序器件電晶體的柵極-源極電 壓。時序器件的延時與最差情況存儲單元的時序相匹配，該最差情況存儲單元的時序是由 於具有最高閾值電壓的耦合電晶體或通柵電晶體的存儲器位而造成的。在一種形式中，柵 極電壓和時序電路中時序器件的Vt之間的差值與柵極電壓和存儲器陣列中最差情況的通 柵電晶體的Vt之間的差值相匹配。由時序電路50和80生成的讀出使能信號的延時在很 寬的溫度範圍上跟蹤連接至讀出放大器的位單元的性能。電阻器58和60的比值被設定為 使得在很寬的溫度範圍上將相當恆定的位單元差分電壓提供給最差情況的位單元的讀出 放大器。本文中介紹的方法有利地允許使用者不會損失用於其他位單元(這些位單元與最 差情況的通柵電晶體相比具有較低的通柵電晶體閾值電壓)的讀出放大器執行時間。在常 規技術中，所用的時序器件規定了在最不利的溫度性能下用於最差情況位單元的所有讀出 放大器操作使能信號的延時。因此，當在導致產生較大電壓差的溫度下讀取最差情況的存 儲單元時，就會在讀出放大器被使能之前存在不必要的延時。在本文介紹的方法和電路中， 方法和電路被設置為修正時序器件的Ves，並由此將讀出放大器使能時序作為溫度的函數進 行動態修正。在一種形式中，本文提供了一種具有存儲單元陣列的存儲器。每一個存儲單元都 具有用於將存儲部分耦合至位線的耦合電晶體。所有耦合電晶體共同地具有平均閾值電壓 並且至少有一個耦合電晶體具有最大可能閾值電壓。平均閾值電壓是存儲單元陣列中的耦合電晶體的閾值電壓的統計平均值。字線驅動器被耦合至陣列用於使能陣列內存儲單元中 的選定行。讀出放大器響應於讀出使能信號檢測選定行中存儲單元的狀態。讀出使能電路 以基於最大可能閾值電壓的時間提供讀出使能信號。在一種形式中，讀出使能電路是電源 電壓的分壓器，其根據平均閾值電壓和最大可能閾值電壓之間的差值來提供輸出。在另一 種形式中，讀出使能電路具有通過字線驅動器提供延時的部分匹配的第一延時電路以及具 有基於位線和預充電電路的位線部分和模擬平均閾值電壓的延時結構的第二延時電路，平 均閾值電壓是存儲器陣列中存儲單元內的耦合電晶體閾值電壓的統計平均值。第三延時電 路為延時結構提供輸入，使得延時結構響應作為對最大可能閾值電壓的模擬。在另一種形 式中，分壓器具有第一端子和第二端子，並且具有第一電阻器和第二電阻器。第一電阻器具 有作為分壓器第一端子的第一端子，和第二端子。第二電阻器具有耦合至第一電阻器第二 端子的第一端子和作為分壓器第二端子的第二端子。第一電阻器的第二端子和第二電阻器 的第一端子構成了分壓器的輸出端。在另一種形式中，第三延時電路具有第一電晶體，第一 電晶體具有耦合至第一電源端子的第一電流電極、耦合至第一延時電路的控制電極和耦合 至分壓器第一端子的第二電流電極。分壓器的輸出端被耦合至第二延時電路的延時結構。 在另一種形式中，第二延時電路具有第二電晶體，第二電晶體具有耦合至電阻分壓器輸出 端的控制電極、耦合至位線部分的第一電流電極、和第二電流電極。負載具有耦合至第二晶 體管第二電流電極的第一端子和耦合至第二電源端子的第二端子。在另一種形式中，負載 模擬存儲部分的一部分。而在另一種形式中，第三延時電路進一步具有第三電晶體，第三晶 體管具有耦合至分壓器輸出端的第一電流電極、耦合至第一電晶體控制電極的控制電極和 耦合至第二電源端子的第二電流電極。第三電晶體是N導電型的，而第一電晶體是P導電 型的。在另一種形式中，第二延時電路具有第二電晶體，第二電晶體具有耦合至第一電晶體 第二電流電極的控制電極、耦合至位線部分的第一電流電極、和第二電流電極。負載具有耦 合至第二電晶體第二電流電極的第一端子和耦合至分壓器輸出端的第二端子。而在另一種 形式中，第三延時電路進一步具有第三電晶體，第三電晶體具有耦合至分壓器輸出端的第 一電流電極、耦合至第一電晶體控制電極的控制電極和耦合至第二電源端子的第二電流電 極，其中第三電晶體是N導電型的，而第一電晶體是P導電型的。而在另一種形式中，讀出 使能電路和字線驅動器是響應於字線使能信號。 本文中還提供了一種具有存儲單元陣列的存儲器。字線驅動器被耦合至陣列，用 於使能陣列內存儲單元中的選定行。讀出放大器響應於讀出使能信號檢測選定行中存儲單 元的狀態。讀出使能電路以基於存儲單元陣列中預定電晶體的最大可能閾值電壓的時間提 供讀出使能信號。讀出使能電路具有第一電阻器，第一電阻器具有作為分壓器第一端子的 第一端子、和第二端子。第二電阻器具有耦合至第一電阻器第二端子的第一端子和作為由 第一和第二電阻器構成的分壓器第二端子的第二端子。第一電阻器的第二端子和第二電阻 器的第一端子構成了分壓器的輸出端。第一延時電路具有響應於字線使能信號的輸入端、 和輸出端。第一電晶體具有耦合至第一電源端子的第一電流電極、耦合至第一延時電路輸 出端的控制電極和耦合至分壓器第一端子的第二電流電極。第二延時電路的特徵在於模擬 位線和存儲單元，存儲單元具有耦合至分壓器輸出端的輸入端和提供讀出使能信號的輸出 端。陣列中的存儲單元具有將存儲部分耦合至位線的耦合電晶體，其中耦合電晶體具有平 均閾值電壓且具有最大可能閾值電壓。分壓器進一步的特徵在於在分壓器輸出端提供表示平均閾值電壓和最大可能閾值電壓之間差值的電壓。在一種形式中，分壓器輸出端處的 電壓和第一電源端子處的Vdd電源電壓之間的差值與平均閾值電壓和最大可能閾值電壓之 間的差值相等。在另一種形式中，第二延時電路具有虛擬位線、負載和第二電晶體，第二晶 體管具有耦合至虛擬位線的第一電流電極、耦合至分壓器輸出端的控制電極和耦合至負載 的第二電流電極。而在另一種形式中，第二延時電路是虛擬位線、負載和有源器件，有源器 件具有耦合至虛擬位線的第一電流電極、耦合至分壓器輸出端的控制電極和耦合至負載的 第二電流電極，其中有源器件充分接近平均閾值電壓。術語「充分接近」表示有源器件的閾 值電壓接近平均閾值電壓值(也就是在該值的5%範圍內)，原因在於實際上一種器件不 可能被製造為具有與平均閾值電壓值完全相等的閾值電壓值。在另一種形式中，有源器件 具有匹配耦合電晶體的多個電晶體，並且負載具有多個單獨器件，每一個器件都模擬存儲 單元中的存儲部分。在另一種形式中，第二延時電路具有虛擬位線、負載和有源器件，負載 具有耦合至分壓器輸出端的第一端子、和第二端子，有源器件具有耦合至虛擬位線的第一 電流電極、耦合至第一電晶體第二電流電極的控制電極和耦合至負載第二端子的第二電流 電極。而在另一種形式中，第二延時電路具有有源器件和負載，具有通過分壓器調節的柵 極-源極電壓，由此提供具有最大可能閾值電壓的耦合電晶體的模型。而在另一種形式中，提供了一種使能具有存儲單元陣列的存儲器中的讀出放大器 的方法。獲取將存儲單元的存儲部分耦合至位線的耦合電晶體的平均閾值電壓。獲取耦合 電晶體的最大可能閾值電壓。讀出放大器響應於讀出使能信號而被使能。提供器件模擬平 均閾值電壓。在節點62處生成參考電壓，其中參考電壓表示最大可能閾值電壓和平均閾值 電壓之間的差值。字線使能信號被延時以通過將參考電壓加至器件而生成輸出使能信號。 輸出使能信號使能讀出放大器。在另一種形式中，提供器件是通過提供多個電晶體和負載 來實施的。在一種形式中，生成參考電壓是通過提供如下分壓器來實施的，分壓器在一定電 壓下提供輸出，該電壓低於電源電壓的數量與平均閾值電壓和最大可能閾值電壓之間的差 值相等。因此，說明書和附圖應該被視為說明性而非限制性的含義，並且所有這樣的實施 例都應被認為是包含在本發明的保護範圍之內。以上已經參照具體實施例介紹了利益、其他的優點以及對技術問題的解決方案。 但是，利益、優點、對技術問題的解決方案以及可以造成任何利益、優點或解決方案產生或 變得更加顯而易見的任何元素都不應被解讀為任意或全部權利要求中關鍵、必需或必要的 特徵或元素。如本文中所用，術語「包括」、「構成」或其任意其他變形應被理解為涵蓋了非排 他性的包括，以使由一系列元素構成的過程、方法、產品或裝置不僅包括那些元素，而且還 可以包括未明確列舉的或者在這樣的過程、方法、產品或裝置中固有的其他元素。術語一或 一個如本文中所用被定義為一個或多於一個。除非另有明確說明，術語例如「第一」和「第 二」被用於隨機地在這些術語描述的元素之間加以區分。因此，這些術語並不是必須被理解 為表示這些元素臨時或其他的優先順序。術語「多個」如本文中所用被定義為至少兩個或 更多。術語「另一個」如本文中所用被定義為至少第二個或更多。術語「包含」和/或「具 有」如本文中所用被定義為包括(也就是開放式的語言描述)。術語「耦合」如本文中所用 被定義為連接，不過不一定是直接連接，也不一定是機械連接。應該理解本文中介紹的所有 電路都可以用矽或另一種半導體材料實施，或者可選地通過代表矽或另一種半導體材料的軟體代碼實施。
權利要求
1.一種存儲器，包括存儲單元陣列，其中每一個存儲單元包括用於將存儲部分耦合至位線的耦合電晶體， 其中所述陣列內的耦合電晶體的閾值電壓的統計平均值是平均閾值電壓，並且至少一個耦 合電晶體具有最大可能閾值電壓；字線驅動器，耦合至所述陣列，用於使能所述陣列內存儲單元中的選定行； 讀出放大器，用於響應於讀出使能信號檢測所述選定行中的存儲單元的狀態；以及 讀出使能電路，用於以基於最大可能閾值電壓的時間提供讀出使能信號。
2.如權利要求1所述的存儲器，其中所述讀出使能電路包括電源電壓的分壓器，其根 據所述平均閾值電壓和所述最大可能閾值電壓之間的差值來提供輸出。
3.如權利要求2所述的存儲器，其中所述讀出使能電路包括 第一延時電路，通過所述字線驅動器提供延時的部分匹配；第二延時電路，包括基於所述位線和預充電電路的位線部分和模擬所述平均閾值電壓 的延時結構；以及第三延時電路，為所述延時結構提供輸入，使得所述延時結構響應為模擬所述最大可 能閾值電壓。
4.如權利要求3所述的存儲器，其中所述分壓器具有第一端子和第二端子，並且所述 分壓器包括第一電阻器，具有作為所述分壓器第一端子的第一端子，和第二端子；以及 第二電阻器，具有耦合至所述第一電阻器第二端子的第一端子和作為所述分壓器第二 端子的第二端子，其中所述第一電阻器的第二端子和所述第二電阻器的第一端子構成了所 述分壓器的輸出端。
5.如權利要求4所述的存儲器，其中所述第三延時電路包括第一電晶體，具有耦合至第一電源端子的第一電流電極、耦合至所述第一延時電路的 控制電極和耦合至所述分壓器第一端子的第二電流電極； 其中所述分壓器的輸出端耦合至所述第二延時電路的所述延時結構。
6.如權利要求5所述的存儲器，其中所述第二延時電路包括第二電晶體，具有耦合至所述分壓器的輸出端的控制電極、耦合至所述位線部分的第 一電流電極、和第二電流電極；以及負載，具有耦合至所述第二電晶體的第二電流電極的第一端子和耦合至第二電源端子 的第二端子。
7.如權利要求6所述的存儲器，其中所述負載模擬所述存儲部分的一部分。
8.如權利要求6所述的存儲器，其中所述第三延時電路進一步包括第三電晶體，所述 第三電晶體具有耦合至所述分壓器的輸出端的第一電流電極、耦合至所述第一電晶體控制 電極的控制電極和耦合至所述第二電源端子的第二電流電極，其中所述第三電晶體是N型 而所述第一電晶體是P型。
9.如權利要求5所述的存儲器，其中所述第二延時電路包括第二電晶體，具有耦合至所述第一電晶體的第二電流電極的控制電極、耦合至所述位 線部分的第一電流電極、和第二電流電極；以及負載，具有耦合至所述第二電晶體的第二電流電極的第一端子和耦合至所述分壓器的 輸出端的第二端子。
10.如權利要求9所述的存儲器，其中所述第三延時電路進一步包括第三電晶體，所述 第三電晶體具有耦合至所述分壓器的輸出端的第一電流電極、耦合至所述第一電晶體的控 制電極的控制電極和耦合至第二電源端子的第二電流電極，其中所述第三電晶體是N導電 型而所述第一電晶體是P導電型。
11.如權利要求1所述的存儲器，其中所述讀出使能電路和所述字線驅動器響應於字 線使能信號。
12.—種存儲器，包括 存儲單元陣列；字線驅動器，耦合至所述陣列，用於使能所述陣列內的存儲單元的選定行； 讀出放大器，用於響應於讀出使能信號檢測所述選定行中存儲單元的狀態；以及 讀出使能電路，用於以基於所述存儲單元陣列中的預定電晶體的最大可能閾值電壓的 時間提供所述讀出使能信號，其中所述讀出使能電路包括第一電阻器，具有作為分壓器第一端子的第一端子，和第二端子； 第二電阻器，具有耦合至所述第一電阻器第二端子的第一端子和作為所述分壓器第二 端子的第二端子，所述分壓器包括所述第一和第二電阻器，其中所述第一電阻器的第二端 子和所述第二電阻器的第一端子構成了所述分壓器的輸出端； 第一延時電路，具有響應於字線使能信號的輸入端，和輸出端； 第一電晶體，具有耦合至第一電源端子的第一電流電極、耦合至所述第一延時電路的 輸出端的控制電極和耦合至所述分壓器的第一端子的第二電流電極；以及第二延時電路，其特徵在於模擬位線和存儲單元，所述存儲單元具有耦合至所述分壓 器輸出端的輸入端和提供所述讀出使能信號的輸出端。
13.如權利要求12所述的存儲器，其中所述陣列中的存儲單元的特徵在於具有將存儲 部分耦合至位線的耦合電晶體，其中所述耦合電晶體共同地具有平均閾值電壓並且至少一 個耦合電晶體具有最大可能閾值電壓，其中所述分壓器進一步的特徵在於，在所述分壓器 的輸出端處提供表示所述平均閾值電壓和所述最大可能閾值電壓之間差值的電壓。
14.如權利要求13所述的存儲器，其中參考電壓和所述第一電源端子處的電源電壓之 間的差值等於所述平均閾值電壓和所述最大可能閾值電壓之間的差值。
15.如權利要求13所述的存儲器，其中所述第二延時電路包括 虛擬位線；負載；和第二電晶體，具有耦合至所述虛擬位線的第一電流電極、耦合至所述分壓器輸出端的 控制電極和耦合至所述負載的第二電流電極。
16.如權利要求13所述的存儲器，其中所述第二延時電路包括 虛擬位線；負載；和有源器件，具有耦合至所述虛擬位線的第一電流電極、耦合至所述分壓器輸出端的控 制電極和耦合至所述負載的第二電流電極，其中所述有源器件充分接近所述平均閾值電壓。
17.如權利要求16所述的存儲器，其中所述有源器件包括匹配所述耦合電晶體電氣參 數的多個電晶體，並且所述負載包括多個單獨器件，其每一個都模擬所述存儲單元中的存 儲部分。
18.如權利要求13所述的存儲器，其中所述第二延時電路包括虛擬位線；負載，具有耦合至所述分壓器輸出端的第一端子，和第二端子；以及有源器件，具有耦合至所述虛擬位線的第一電流電極、耦合至所述第一電晶體第二電 流電極的控制電極和耦合至所述負載的第二端子的第二電流電極。
19.如權利要求13所述的存儲器，其中所述第二延時電路包括有源器件和負載，具有 通過所述分壓器調節的柵極-源極電壓以提供具有最大可能閾值電壓的耦合電晶體的模 擬。
20.一種使能具有存儲單元陣列的存儲器中的讀出放大器的方法，包括獲取將所述存儲單元的存儲部分耦合至位線的耦合電晶體的平均閾值電壓；獲取所述耦合電晶體的最大可能閾值電壓；響應於讀出使能信號而使能所述讀出放大器；提供器件模擬所述平均閾值電壓；生成參考電壓，其中所述參考電壓表示所述最大可能閾值電壓和所述平均閾值電壓之 間的差值；以及延時字線使能信號，以通過將所述參考電壓加至所述器件而生成輸出使能信號，所述 輸出使能信號使能所述讀出放大器。
全文摘要
一種存儲器(10)，具有存儲單元(12、16、18)的陣列、字線驅動器(36)、讀出放大器(46)和讀出使能電路(50)。每一個存儲單元都具有用於將存儲部分(26、28、30、32)耦合至位線(BL)的耦合電晶體(20、22)。耦合電晶體具有平均閾值電壓和最大閾值電壓。字線驅動器(36)被耦合至陣列並且用於使能陣列內存儲單元中的選定行。讀出放大器(46)響應於讀出使能信號檢測選定行(WLB)中存儲單元(12)的狀態。讀出使能電路以基於最大閾值電壓的時間提供讀出使能信號。該時序充分遲地使能讀出放大器(46)用於低溫操作，同時與僅使用平均閾值電壓來提供讀出使能信號的時序通常能夠實現的操作相比，其在高溫下能夠提供更快的操作。
文檔編號G11C11/413GK102150213SQ200980134809
公開日2011年8月10日 申請日期2009年6月26日 優先權日2008年9月8日
發明者A·B·霍夫勒, J·D·伯納特 申請人:飛思卡爾半導體公司