具有位於後鈍化部上方的勢壘層的凸塊結構的製作方法

2023-08-22 07:51:11

專利名稱：具有位於後鈍化部上方的勢壘層的凸塊結構的製作方法
技術領域：
本發明涉及半導體器件的製造，更具體地，涉及半導體器件中的凸塊結構。
背景技術：
現代集成電路實際上由成百上千的諸如電晶體和電容器的有源器件組成。這些器件最初彼此隔離，但是稍後互連在一起，從而形成功能電路。典型的互連結構包括橫向互 連，例如金屬線(布線)；和垂直互連，例如，通孔和接觸。互連越來越多地決定現代集成電路的性能和密度的局限。在互連結構的頂部，在各個晶片的表面上形成結合焊盤，並且露出該接合焊盤。通過接合焊盤進行電連接，從而將晶片連接至封裝襯底或另一管芯。可以將接合焊盤用於引線接合或倒轉晶片接合。倒裝晶片封裝利用凸塊建立在晶片的I/O焊盤和封裝件的襯底或引線框之間的電接觸。在結構上，凸塊實際上包括凸塊本身和「凸塊下金屬」(UBM),該凸塊下金屬位於凸塊和I/O焊盤之間。現在，晶圓級晶片規模封裝(WLCSP)廣泛用於其低成本和相對簡單的エ藝。在典型的WLCSP中，在鈍化層上形成諸如重新分布線(RDL)的後鈍化互連(PPI)線，然後，形成聚合物薄膜和凸塊。現有的UBM形成エ藝需要物理汽相沉積(PVD)步驟，金屬電鍍步驟，或者這兩個步驟的組合，從而形成金屬化膜。進ー步需要利用光刻和蝕刻エ藝施加光刻膠材料，從而限定用幹與凸塊接觸的UBM面積。然而，蝕刻エ藝使聚合物薄膜的表面變粗糙，從而在晶圓背側研磨エ藝以後，可能導致殘餘物。

發明內容
為解決上述問題，本發明提供給了ー種半導體器件，包括半導體襯底；鈍化層，覆蓋半導體襯底；互連層，覆蓋鈍化層，包括線區域和連接焊盤區域；保護層，覆蓋互連層，並且露出互連層的連接焊盤區域；勢壘層，形成在連接焊盤區域的露出部分上；以及焊料凸塊，形成在勢壘層上；其中，勢壘層包括鎳(Ni)層、鈀(Pd)層、或者金(Au)層中的至少ー個。其中，互連層包括銅。其中，勢壘層為無電鍍Ni/無電鍍Pd/浸潰Au (ENEPIG)結構。其中，勢壘層為無電鍍Ni/無電鍍Pd (ENEP)結構。其中，勢壘層為無電鍍Ni/浸潰Au (ENIG)結構。其中，保護層包括聚合物層。其中，保護層具有露出連接焊盤區域的開ロ，並且開ロ具有大於或等於20μπι的直徑。
其中，勢壘層形成在保護層的開口內。該半導體器件進ー步包括另一保護層，位於互連層和鈍化層之間。其中，半導體襯底包括導電焊盤，其中，通過鈍化層部分地覆蓋導電焊盤，並且將導電焊盤電連接至互連層的線區域。此外，本發明ー種封裝組件，包括半導體器件包括後鈍化互連PPI層，包括線區域和連接焊盤區域；聚合物層，覆蓋PPI層的線區域，並且露出PPI層的連接焊盤區域；以及勢壘層，位於PPI層的露出的連接焊盤區域上；襯底，包括導電區域；以及焊接點結構，位於半導體器件的勢壘層和襯底的導電區域之間；其中，勢壘層包括鎳(Ni)層、鈀(Pd)層、或者金(Au)層中的至少ー個。其中，互連層包括銅。 其中，勢壘層為無電鍍Ni/無電鍍Pd/浸潰Au (ENEPIG)結構。其中，勢壘層為無電鍍Ni/無電鍍Pd (ENEP)結構。其中，勢壘層為無電鍍Ni/浸潰Au (ENIG)結構。其中，聚合物層具有露出連接焊盤區域的開ロ，並且開ロ具有大於或等於20 μ m的直徑。此外，還提供了ー種形成半導體器件的方法，包括以下步驟提供半導體襯底；形成覆蓋半導體襯底的鈍化層；形成覆蓋鈍化層的互連層，互連層包括線區域和連接焊盤區域；形成覆蓋互連層的保護層；在保護層中形成開ロ，從而露出互連層的連接焊盤區域；通過無電鍍エ藝或者浸潰電鍍エ藝在保護層的開口內的焊盤區域上形成勢壘層；以及在勢壘層上形成焊料凸塊；其中，勢壘層包括鎳(Ni)層、鈀(Pd)層、或者金(Au)層中的至少ー個。其中，形成焊料凸塊包括將焊料球附接在勢壘層上。其中，開ロ的直徑大於或等於20 μ m。其中，勢壘層包括無電鍍鎳(Ni)層、無電鍍鈀(Pd)層、或者浸潰金(Au)層中的至少ー個。


圖1-5為根據示例性實施例示出形成具有凸塊結構的半導體器件的方法的各種中間階段的橫截面圖；以及圖6為根據示例性實施例的封裝組件的橫截面圖。
具體實施例方式下面，詳細討論本發明實施例的製造和使用。然而，應該理解，實施例提供了許多可以在各種具體環境中實現的可應用的發明概念。所討論的具體實施例僅僅示出製造和使用實施例的具體方式，而不用於限制本發明的範圍。本文所討論的實施例涉及用於半導體器件的凸塊結構的使用方式。如下文中所討論的，公開了為了將ー個襯底附接至另ー襯底使用凸塊結構的實施例，其中，每個襯底可以為管芯、晶圓、插入襯底、印刷電路板、封裝襯底等，從而允許管芯到管芯、晶圓到管芯、晶圓到晶圓、管芯或者晶圓到插入襯底或印刷電路板或者封裝襯底等。在整個附圖和所描述的實施例中，將相同的參考標號用於指定相同的元件。現在，將具體結合在附圖中所示的示例性實施例作為參考。在可能的情況下，在附圖和描述中使用相同的參考標號，從而指的是相同或相似的部件。在附圖中，為了清楚和方便，可以放大形狀和厚度。該描述尤其涉及根據本發明形成裝置的一部分的元件或者直接地與該裝置配合的更多元件。應該理解，沒有具體示出或描述的元件可以採用本領域技術人員已知的各種形式。此外，當將層稱作位於另ー層上或者襯底「上」時，該層可能直接位於另ー層上方或者該襯底上方，或者還可以存在中間層。整個本說明書中引用「一個實施例」或「某個實施例」意味著至少ー個實施例包括關於所述實施例而描述的特定部件、結構或特徵。因此在本說明書的各個位置出現的短語「在ー個實施中」或「在某個實施例中」不一定均指同一個實施例。而且，在一個或多個實施例中可以以任何合適的方式組合特定部件、結構或特徵。應理解，以下附圖沒有按比例繪製；而這些附圖只是為了闡明。圖I-圖4示出了根據實施例形成半導體器件中的凸塊結構的方法的各個中間階段。首先，參考圖1，根據實施例示出了襯底10的一部分，該襯底具有形成在其上的電路12。 例如，襯底10可以包括絕緣體上半導體(SOI)襯底的體矽、摻雜或未摻雜、或者有源層。通常，SOI襯底包括形成在絕緣體層上的半導體材料(例如，矽)的層。絕緣層可以為例如，隱埋氧化物(BOX)層或者氧化矽層。可以將絕緣體層設置在襯底上，通常為矽襯底或者玻璃襯底。還可以使用其他襯底，例如，多層或梯度襯底。形成在襯底10上的電路12可以為適用於特定應用的任何類型的電路。在實施例中，電路12包括形成在襯底10上的電氣器件,該襯底具有覆蓋電氣器件的ー個或多個介電層。可以在介電層之間形成金屬層，從而在電氣器件之間傳遞電信號。還可以在ー個或多個介電層中形成電氣器件。例如，電路12可以包括互連的諸如電晶體的各種N型金屬氧化物半導體(NMOS)和/或P型金屬氧化物半導體(PMOS)器件、電容器、電阻器、ニ極管、發光二極體、熔絲等，從而實施可以ー種或多種功能。多種功能可以包括存儲結構、處理結構、傳感器、放大器、功率分布、輸入/輸出電路等。本領域中的技術人員之ー應該理解，僅為了說明的目的，提供了以上實例，從而進一步說明了一些示例性實施例的應用，並且不是為了以任何方式限定本發明。可以將其他電路適當用於給定應用。在圖I中還示出了層間介電(ILD)層14。例如，ILD層14可以通過諸如旋塗、化學汽相沉積(CVD)、和/或等離子增強CVD (PECVD)的任何適當方法由低k介電材料(例如，磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、摻氟矽玻璃(FSG)、SiOxCy、旋塗玻璃、旋塗聚合物、碳化矽材料、其化合物、其組合物、或者其組合等)形成。還應該注意，ILD層14可以包括多個介電層。可以形成穿過ILD層14的觸點(未示出)，從而提供與電路12的電接觸。例如，觸點可以由TaN、Ta、TiN, Ti、CoW、銅、鎢、鋁、銀等，或者其組合的ー層或多層形成。在ILD層14的上方形成ー個或多個金屬間介電(IMD)層16和相關金屬化層18。通常，將ー個或多個頂D層16和相關金屬化層(例如，金屬線18和通孔19)用於彼此互連電路12，並且提供外部電連接。MD層16可以由低k介電材料形成，例如，由通過PECVD技術或高密度等離子體CVD (HDPCVD)所形成的FSG形成，並且該MD層可以包括中間蝕刻停止層。應該注意，一個或多個蝕刻停止層(未示出)可以位於介電層中的相鄰介電層之間，例如，位於ILD層14和IMD層16之間。通常，當形成通孔和/或觸點時，蝕刻停止層提供停止蝕刻エ藝的機制。蝕刻停止層可以由介電材料形成，該介電材料具有與相鄰層(例如，下層半導體襯底10、上層ILD層14、以及上層MD層16)不同的蝕刻選擇性。在實施例中，蝕刻停止層可以由通過CVD或者PECVD技術沉積的SiN、SiCN, SiCO, CN、其組合等形成。金屬化層可以由銅或銅合金形成，該金屬化層還可以由其他金屬形成。本領域的技術人員應理解金屬化層的形成細節。此外，金屬化層包括在最上MD層16T中或上方形成和圖案化的頂部金屬層20，從而提供外部電連接並且保護下層防止各種環境汙染。最上MD層16T可以由介電材料(例如，氮化矽、氧化矽、未摻雜矽玻璃等)形成。在隨後的附圖中，沒有示出半導體襯底10、電路12、ILD層14、MD層14、以及金屬化層18和19。將頂部金屬層20形成為位於最上IMD層16T上方的頂部金屬化層的一部分。下文中，形成和圖案化導電焊盤22，從而與頂部金屬層20接觸，或者作為選擇，通過通孔電連接至頂部金屬層20。導電焊盤22可以由招、招銅(aluminum copper)、招合金、銅、銅合金等形成。參考圖I，在導電焊盤22的上方形成和圖案化諸如鈍化層24的一個或多個鈍化層。鈍化層24可以通過諸如CVD、PVD等的任何適當方法由介電材料(例如，未摻雜矽玻璃 (USG)、氮化矽、氧化矽、氮氧化矽、或者非多孔型材料)形成。形成鈍化層24，從而覆蓋導電焊盤22的外圍部分，並且通過在鈍化層24中的開ロ 25露出導電焊盤22的中心部分。鈍化層24可以為單層或者疊層。本領域中的技術人員之ー應該理解，僅為了說明的目的，示出了單層導電焊盤和鈍化層。同樣地，其他實施例可以包括任何數量的導電層和/或鈍化層。圖2示出了在鈍化層24上形成和圖案化的第一保護層26。例如，第一保護層26可以為聚合物層，將該第一保護層圖案化，從而形成開ロ 27，從而露出導電焊盤22。聚合物層可以由諸如環氧樹脂、聚醯亞胺、苯並環丁烯(BCB)、聚苯並惡唑(PBO)等的聚合材料形成，但是還可以使用其他相對較軟的、通常是有機、介電材料。形成方法包括旋塗或者其他方法。下文中，如圖3所示，在第一保護層26的上方形成和圖案化後鈍化互連(PPI)線28並且填充開ロ 27，從而電連接導電焊盤22。PPI線28包括互連線區域281和連接焊盤區域28P。同時形成互連線區域281和連接(landing)焊盤區域28P，並且可以由相同的導電材料形成。在隨後エ藝中在連接焊盤區域28P的上方形成凸塊部件，並且將該凸塊部件電連接至連接焊盤區域28P。例如，PPI線28可以包括但不限於使用電鍍、無電鍍、濺射、化學汽相沉積方法等的銅、鋁、銅合金、或者其他多變的(mobile)導體材料。在一些實施例中，PPI線28可以進一歩包括在含銅層頂部的含鎳層(未示出)。在一些實施例中，PPI線28還可以用作電源線、重新分布線(RDL)、電感器、電容器、或者任何無源元件。通過PPI線28的傳遞，連接焊盤區域28P可以(或不)直接位於導電焊盤22的上方。參考圖3，然後，在襯底10的上方形成第二保護層30，從而覆蓋PPI線28和第一保護層26的露出部分。使用光刻和/或蝕刻エ藝，進ー步將第二保護層30圖案化，從而形成開ロ 32，露出PPI線28的連接焊盤區域28P。開ロ 32的形成方法可以包括光刻、溼蝕刻或者幹蝕刻、雷射鑽孔等。在一個實施例中，開ロ 32的直徑D基本上等於20 μ m。在另ー個實施例中，開ロ 32的直徑D大於20 μ m。在一些實施例中，第二保護層30由聚合物層(例如，環氧樹脂、聚醯亞胺、苯並環丁烯(BCB)、聚苯並惡唑(PBO)等)形成，但是還可以使用其他相對較軟的、通常是有機介電材料。在一些實施例中，第二保護層30由選自未摻雜的矽玻璃(USG)、氮化矽、氮氧化矽、氧化矽、和其組合的非有機材料形成。為了保護PPI線28的露出部分，該程序繼續在開ロ 32中形成勢壘層34。如圖4所示，在開ロ 32內的連接焊盤區域28P上形成勢壘層34，從而防止PPI線28中的銅擴散到諸如焊料合金的接合材料中，該接合材料用於將襯底10接合至外部材料。防止銅擴散提高了封裝件的可靠性和接合強度。勢壘層34可以包括通過無電鍍エ藝或浸潰電鍍エ藝的鎳(Ni)、錫、錫鉛(SnPb)、金(Au)、銀、鈀(Pd)、銦(In)、鎳-鈀-金(NiPdAu)、鎳金(NiAu)、Ni基合金、Au基合金、或者Pd基合金、其他類似材料、或者合金。勢壘層34具有約O. Iym-IOym的厚度。在一個實施例中，勢壘層34為三層結構，該三層結構包括無電鍍Ni層、無電鍍Pd層、以及浸潰Au層，該三層結構還稱作ENEPIG(無電鍍鈀鎳金)結構。例如，ENEPIG結構可以具有具有至少2 μ m厚度的無電鍍Ni層，具有至少O. 02 μ m厚度的無電鍍Pd層，以及具有至少O. 01 μ m厚度浸潰Au層。在一個實施例中，勢壘層34為雙層結構，該雙層結構包括無電鍍Ni層和無電鍍Pd層，將該雙層結構稱作ENEP (無電鍍鈀鎳)結構。在一個實施例中，勢壘層34為包括無電鍍Ni層的單層結構，該單層結構還稱作EN(無電鍍鎳)結構。在一個實施例中，勢壘層34為雙層結構，該雙層結構包括無電鍍Ni層和浸 潰Au層，將該雙層結構還稱作ENIG (無電鍍鎳金)結構。如圖5所示，在勢壘層34上形成焊料凸塊36。在一個實施例中，通過將焊料球附接至勢壘層34，然後使該材料回流來形成焊料凸塊36。焊料凸塊36可以包括無鉛前焊料層(lead-free pre-solder layer) , SnAg,或者焊接材料,包括錫、鉛、銀、銅、鎳、秘的合金、或者其組合。因此，在半導體器件上完成凸塊結構。本實施例提供了勢壘層34作為在焊料凸塊36和連接焊盤區域28P之間的保護膜，從而防止PPI線28中的銅擴散到焊接材料中。在開ロ 32中形成勢壘層34使用無電鍍方法，從而提供有源區域作為隨後的落球窗(ball-drop window)，該勢壘層可以替換傳統的凸塊下金屬(UBM)層。與現有的凸塊下金屬層(UBM)技術相比較，以上實施例不必在勢魚層的形成期間，實施光刻、UBM蝕刻和去除殘餘物エ藝(descum process),因此,可以降低聚合物表面的粗糙度，並且可以去除帯狀殘餘物。這也簡化了凸塊形成エ藝，從而大幅降低エ藝成本。已經發現具有勢壘層34的凸塊結構可與剪切力(shear force)相比較，並且可以降低和/或去除鈍化層的應カ和裂紋。因此，在封裝組件エ藝中，可以提高結合可靠型，且可以降低凸塊疲勞。在凸塊形成以後，例如，可以形成密封劑，可以實施分離エ藝，從而分離獨立管芯，並且可以實施晶圓級或管芯級堆疊等。然而，應該注意，可以使用多種不同情況的實施例。例如，可以使用管芯到管芯的接合結構、管芯到晶圓的接合結構、晶圓到晶圓的接合結構、管芯級封裝、晶圓級封裝等的多個實施例。圖6為示出倒裝晶片組件的的示例性實施例的橫截面圖。上下翻轉圖5中所示的結構，並且將該結構附接至圖6的底部處的另一村底100。襯底100可以為封裝襯底，板(例如，印刷電路板(PCB))、晶圓、管芯、插入襯底、或者其他適當襯底。通過各種導電連接點(attachment point)將凸塊結構連接至襯底100。例如,在襯底100上形成和圖案化導電區域102。導電區域102為接觸焊盤或者導電跡線的一部分，通過掩模層104表示該導電跡線。在一個實施例中，掩模層104為在襯底100上形成和圖案化的阻焊層，從而露出導電區域102。掩模層104具有掩模開ロ，該掩模開ロ提供了用於形成焊料結合的窗ロ。例如，焊料層包括錫、鉛、銀、銅、鎳、鉍的合金，或者其組合，該焊料層可以被設置在導電區域102上。將襯底10連接至襯底100，從而形成在勢壘層34和導電區域102之間形成焊接點結構106。示例性連接エ藝包括焊劑施加、晶片放置、融化焊接點的回流、和/或清洗焊劑殘留物。可以將集成電路襯底10、焊接點結構106、以及另ー襯底100稱作封裝組件200，或者在本實施例中，稱作倒裝晶片封裝組件。根據示例性實施例的ー個方面，半導體器件包括半導體襯底、位於半導體襯底上方的鈍化層、以及位於鈍化 層上方的互連層。互連層包括線區域和連接焊盤區域。保護層覆蓋互連層並且露出互連層的連接焊盤區域。在焊盤區域的露出部分上形成勢壘層，並且在勢壘層上形成焊料凸塊。勢壘層由鎳(Ni)層、鈀(Pd)層、以及金(Au)層中的至少ー個形成。根據示例性實施例的另一方面，封裝組件包括通過連接至襯底所連接的半導體器件。半導體器件包括後鈍化互連(PPI)層，該後鈍化互連層具有線區域和連接焊盤區域；聚合物層，覆蓋PPI層的線區域並且露出PPI層的連接焊盤區域；以及勢壘層，位於PPI層的露出的連接焊盤區域上。襯底包括導電區域。在半導體器件的勢壘層和襯底的導電區域之間形成焊接點結構。勢壘層由鎳(Ni)層、鈀(Pd)層、以及金(Au)層中的至少ー個形成。根據示例性實施例的其他方面，形成半導體器件的方法包括以下步驟形成覆蓋半導體襯底的鈍化層；形成覆蓋鈍化層的互連層；形成覆蓋互連層的保護層；形成保護層的開ロ，從而露出互連層的連接焊盤區域；通過無電鍍エ藝或浸潰電鍍エ藝在保護層的開口中的焊盤區域上形成勢壘層；以及在勢壘層上形成焊料凸塊。勢壘層由鎳(Ni)層、鈀(Pd)層、以及金(Au)層中的至少ー個形成。在以上詳細描述中，參照其特定示例性實施例描述了本發明。然而很明顯在不背離本公開的寬泛主g和範圍的情況下，可以做各種更改、結構、エ藝和改變。因此，說明書和附圖是為了說明而不用於限定。應該理解本發明可以使用各種其它組合和環境且可以在本文中所述的發明概念的範圍內改變或更改。
權利要求
1.一種半導體器件，包括 半導體襯底； 鈍化層，覆蓋所述半導體襯底； 互連層，覆蓋所述鈍化層，包括線區域和連接焊盤區域； 保護層，覆蓋所述互連層，並且露出所述互連層的所述連接焊盤區域； 勢壘層，形成在所述連接焊盤區域的所述露出部分上；以及 焊料凸塊，形成在所述勢壘層上； 其中，所述勢壘層包括鎳(Ni)層、鈀(Pd)層、或者金(Au)層中的至少一個。
2.根據權利要求I所述的半導體器件，其中，所述互連層包括銅。
3.根據權利要求I所述的半導體器件，其中，所述勢壘層為無電鍍Ni/無電鍍Pd/浸潰Au (ENEPIG)結構。
4.根據權利要求I所述的半導體器件，其中，所述勢壘層為無電鍍Ni/無電鍍Pd (ENEP)結構。
5.根據權利要求I所述的半導體器件，其中，所述勢壘層為無電鍍Ni/浸潰Au(ENIG)結構。
6.根據權利要求I所述的半導體器件，其中，所述保護層包括聚合物層。
7.根據權利要求I所述的半導體器件，其中，所述保護層具有露出所述連接焊盤區域的開口，並且所述開口具有大於或等於20 μ m的直徑。
8.根據權利要求7所述的半導體器件，其中，所述勢壘層形成在所述保護層的開口內。
9.一種封裝組件，包括 半導體器件包括 後鈍化互連PPI層，包括線區域和連接焊盤區域； 聚合物層，覆蓋所述PPI層的所述線區域，並且露出所述PPI層的所述連接焊盤區域；以及 勢壘層，位於所述PPI層的露出的連接焊盤區域上； 襯底，包括導電區域；以及 焊接點結構，位於所述半導體器件的所述勢壘層和所述襯底的所述導電區域之間； 其中，所述勢壘層包括鎳(Ni)層、鈀(Pd)層、或者金(Au)層中的至少一個。
10.一種形成半導體器件的方法，包括以下步驟 提供半導體襯底； 形成覆蓋所述半導體襯底的鈍化層； 形成覆蓋所述鈍化層的互連層，所述互連層包括線區域和連接焊盤區域； 形成覆蓋所述互連層的保護層； 在所述保護層中形成開口，從而露出所述互連層的所述連接焊盤區域； 通過無電鍍工藝或者浸潰電鍍工藝在所述保護層的開口內的所述焊盤區域上形成勢壘層；以及 在所述勢壘層上形成焊料凸塊； 其中，所述勢壘層包括鎳(Ni)層、鈀(Pd)層、或者金(Au)層中的至少一個。
全文摘要
一種半導體器件包括勢壘層，位於焊料凸塊和後鈍化互連(PPI)層之間。勢壘層由無電鍍鎳(Ni)層、無電鍍鈀(Pd)層、或者浸漬(Au)層中的至少一個形成。
文檔編號H01L23/488GK102842537SQ20111034485
公開日2012年12月26日 申請日期2011年11月3日 優先權日2011年6月24日
發明者盧禎發, 劉重希, 李明機, 餘振華 申請人:臺灣積體電路製造股份有限公司