可縮小布局面積的半導體存儲器件的製作方法

2023-09-18 10:08:10 4

專利名稱：可縮小布局面積的半導體存儲器件的製作方法
技術領域：
本發明涉及半導體存儲器件，特別是涉及向SRAM (Static RandomAccess Memory 靜態隨機存取存儲器)的存儲單元的阱(well)供給規定電壓的單元。
背景技術：
近年來，伴隨可攜式終端設備的普及，高速處理聲音和圖像之類的大量數據的數 字信號處理的重要性在不斷提高。作為裝載於這樣的可攜式終端設備中的半導體存儲器 件，可進行高速的存取處理的SRAM佔據重要的位置。SRAM的存儲單元(memory cell)由P溝道MOS電晶體和N溝道MOS電晶體構成， 各自在N阱區和P阱區分別形成。圖16是一般的存儲器陣列(memory array)的概略圖。參照圖16，存儲器陣列具有被集成配置成矩陣狀的存儲單元MC。對存儲單元MC的N阱區和P阱區的供電(阱供電)也可對每個存儲單元進行，但 在對各存儲單元單獨進行供電的情況下，由於必須分別確保用於阱供電的布線連接用的區 域，所以單個存儲單元MC的面積增大。即，整個存儲器陣列的面積增大。因此，通常，阱供電不是採用分別對每個存儲單元進行供電的方式，而是採用對每 多個單元執行供電的方式。在此處，作為一例，示出了設置用於沿Y方向對各列、對每4個存儲單元執行阱供 電的單元PMC(以下，也僅稱為供電單元(powerfeed cell))的情況。再有，沿X方向設置 多個供電單元，構成供電單元行。在圖16中，示出了由多個供電單元構成的2個供電單元 行。圖17是存儲單元MC的電路結構圖。參照圖17，存儲單元MC包含電晶體PT1、PT2、NT1 NT4。再有，作為一例，電晶體 PTI、PT2是P溝道MOS電晶體。另外，作為一例，電晶體NTl NT4是N溝道MOS電晶體。在此處，電晶體NT3、NT4是設置在位線BL和與位線BL配對的補位線/BL與存儲 節點之間的1對存取電晶體(access transistor).另外，電晶體PTI、PT2是設置在存儲 節點與高側電源電壓之間的1對負載電晶體。另外，電晶體NT1、NT2是設置在存儲節點與 低側電源電壓之間的1對驅動電晶體。用該負載電晶體和驅動電晶體在存儲單元MC內形 成2個倒相器(inverter)。具體地說，電晶體PTl被配置在高側電源電壓ARVDD (以下，也稱為電壓ARVDD)與 存儲節點Ndl之間，其柵極與存儲節點Nd2進行電耦合。電晶體NTl被配置在存儲節點Ndl下，也稱為電壓VSS)之間，其柵極與存儲節點Nd2進行電耦合。 電晶體PT2被配置在電壓ARVDD與存儲節點Nd2之間，其柵極與存儲節點Ndl進行電耦合。 電晶體NT2被配置在存儲節點Nd2與電壓ARVSS之間，其柵極與存儲節點Ndl進行電耦合。電晶體PT1、PT2和NT1、NT2形成用於保持存儲節點M和N2的信號電平的2個 CMOS倒相器，通過交叉耦合(cross-coupled)構成CMOS型的觸發器(flip-flop)。電晶體NT3被配置在存儲節點Ndl與位線BL之間，其柵極與字線WL進行電耦合。 電晶體NT4被配置在存儲節點Nd2與位線/BL之間，其柵極與字線WL進行電耦合。對存儲節點Ndl和Nd2的數據寫入和讀出通過響應於字線WL的激活的電晶體NT3 和NT4的導通，並通過存儲節點Ndl和Nd2與位線BL和/BL分別進行電耦合來執行。例如，在字線WL未被激活，電晶體NT3和NT4關斷的情況下，根據保持在存儲節點 Ndl和Nd2上的數據電平，構成各個CMOS倒相器的N溝道MOS電晶體和P溝道MOS電晶體 中的一方導通。隨之，根據保持在存儲單元MC中的數據電平，存儲節點Ndl和Nd2分別與 對應於數據的「H」電平的高側電源電壓和對應於數據的「L」電平的低側電源電壓之中的一 方和另一方進行電耦合。於是，在字線WL未被激活的備用狀態時，將數據保持在存儲單元MC內成為可能。另外，在該結構中，對作為P溝道MOS電晶體的電晶體PT1、PT2的背柵極即N阱區 供給高側電源電壓VDDB (以下，也稱為N阱電壓VDDB)，對作為N溝道MOS電晶體的電晶體 NTl ΝΤ4的背柵極即P阱區供給低側電源電壓VSSB(以下，也稱為P阱電壓VSSB)。艮口， 對形成存儲單元MC的P溝道MOS電晶體的N阱區，供給N阱電壓VDDB ；對形成N溝道MOS 電晶體的P阱區，供給P阱電壓VSSB。特別是，在該結構中，形成可各自獨立地供給高側電源電壓ARVDD和VDDB以及低 側電源電壓ARVSS和VSSB的結構。即，通過各自獨立地供給用於驅動存儲單元MC的電壓 ARVDD、ARVSS和用於阱供電的N阱電壓VDDB、VSSB，可增強阱電壓，從而改善軟錯誤的耐受性等。圖18是說明現有的存儲器陣列的存儲單元和供電單元的布局圖形(layout pattern)的圖。參照圖18，在此處，與列對應地在2個存儲單元MC之間設置供電單元PMCP，示出 了 4個存儲單元MC和2個供電單元PMCP。另外，配置用於形成存儲單元MC和供電單元 PMCP的有源區的P阱區和N阱區在列方向即Y方向延伸，在行方向即X方向被交替配置。另外，存儲單元MC和供電單元PMCP重複對邊界區域呈鏡面對稱的布局(layout) 而被配置，存儲單元MC和供電單元PMCP在Y方向呈鏡面對稱地配置有源區(active region)和布線。另外，在此處，在未圖示的存儲單元列上，在鄰接的存儲單元MC彼此之間 在X方向呈鏡面對稱地配置有源區和布線。存儲單元MC和供電單元PMCP的布線連接等雖然不同，但為了使布局圖形均勻，對 供電單元PMCP而言，也採用與存儲單元MC同樣的布局圖形來配置有源區和布線。S卩，在列 方向，供電單元PMCP採用與鄰接的存儲單元MC在X方向有鏡面對稱關係的與存儲單元MC 的布局圖形同樣的偽(dummy)布局圖形來形成。通過採用該布局圖形，可保持單元布局的布局圖形的連續性，使降低了圖形分散 性的均勻的布局圖形成形。
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圖19是說明圖18所示的單元布局的一部分的圖。參照圖19，在此處示出了存儲單元列的2個存儲單元MC和設置在其間的供電單元 PMCP。以下，說明存儲單元MC和供電單元PMCP的布局圖形。圖20是說明存儲單元MC的布局圖形的圖。圖20(a)示出了存儲單元MC的基底部分(underlying portion)的布局圖形。參照圖20(a)，在Y方向上N型的N阱區被配置成呈線性延伸，在N阱區的兩側配 置P型的P阱區。在N阱區形成負載電晶體，在P阱內設置存取電晶體和驅動電晶體。這 些N阱區和P阱區在列方向延伸配置，採用這些N阱區和P阱區形成排成一列的存儲單元 MC。具體地說，在P阱區，形成在Y方向延伸的矩形形狀的電晶體形成用有源區(以 下，也僅稱為有源區)100。與有源區100分別交叉地在X方向配置構成存儲節點的多晶矽 布線105和多晶矽布線104。多晶矽布線105被配置成延伸到N阱區內。另外，多晶矽布線 104被配置在P阱區內。在多晶矽布線104、105之間配置用於形成存儲節點的接觸(contact) 110。在有 源區100被多晶矽布線105分割後的外側區域，配置用於對後述的位線BL取作接觸的接觸 111。另外，在有源區100被多晶矽布線104分割後的外側區域，配置用於對後述的供給電 壓ARVSS的布線取作接觸的接觸109。另外，在多晶矽布線104的上部，構成柵極區，配置用於對後述的字線WL取作接觸 的接觸108。在N阱區，在Y方向延伸的矩形形狀的有源區102、103相互隔開並且在Y方向錯 開配置。多晶矽布線105在X方向延伸配置，使其橫切有源區102。對有源區103，也配置 在X方向延伸的多晶矽布線107。在有源區102被多晶矽布線105分割後的外側區域，配置 用於對供給電壓ARVDD的布線取作接觸的接觸112。另外，在有源區103被多晶矽布線107 分割後的外側區域，配置用於對供給電壓ARVDD的布線取作接觸的接觸115。在有源區102，形成對多晶矽布線107與被多晶矽布線105進行了柵極隔離的有 源區共同地取作接觸的共有接觸(共用接觸)113。另外，在有源區103，形成對多晶矽布線 105與被多晶矽布線107進行了柵極隔離的有源區共同地取作接觸的共有接觸114。通過 形成該共有接觸113，不用1層金屬，即可由1個接觸實現對有源區102和多晶矽布線107 兩者的電接觸。再有，通過形成共有接觸114，從而不用1層金屬，即可由1個接觸實現對有 源區103和多晶矽布線105兩者的電接觸。在另一 P阱區，形成在Y方向延伸的矩形形狀的有源區101。在X方向配置多晶矽 布線106和從N阱區延伸設置的多晶矽布線107，使之分別與有源區101交叉。多晶矽布線 106被配置在P阱區內。在多晶矽布線106、107之間還配置用於形成另一存儲節點的接觸117。在有源區 101被多晶矽布線107分割後的外側區域，配置用於對後述的補位線/BL取作接觸的接觸 116。另外，在有源區101被多晶矽布線106分割後的外側區域，配置用於對後述的供給電 壓ARVSS的布線取作接觸的接觸118。另外，在多晶矽布線106的上部，構成柵極區，配置用 於對後述的字線WL取作接觸的接觸119。
該位線BL、/BL的接觸的位置和供給電壓ARVSS的接觸的位置關係在有源區100 和101內分別處於對稱的位置。再有，在此處，被圖示的虛線包圍的區域是為了形成P溝道MOS電晶體的雜質區而 對N阱區的有源區102、103進行P型的離子注入的區域。再有，對未被虛線包圍的區域，執 行N型的離子注入。圖20(b)示出了直至存儲單元MC的第1層的金屬布線層(也稱為第1層)的布 局圖形。如圖20(b)所示，在第1層上設置與接觸108電連接的金屬123。另外，還設置與 接觸111電連接的金屬122。另外，還設置使構成存儲節點的接觸110與共有接觸113電耦 合的金屬128。設置與接觸112電連接的金屬127。設置使構成存儲節點的接觸117與共 有接觸114電耦合的金屬129。另外，還設置與接觸118電連接的金屬126、與接觸119連 接的金屬120、以及與接觸116連接的金屬121。圖20 (c)示出了直至存儲單元MC的第2層的金屬布線層(也稱為第2層)的布 局圖形。如圖20(c)所示，在第2層上設置經接觸130與金屬122電耦合的金屬131。另 外，還設置經接觸132與金屬123電耦合的金屬133。另外，還設置經接觸134與金屬124 電耦合的金屬135。另外，還設置分別經接觸136和138與金屬127和125電耦合的共同的 金屬137。另外，還設置經接觸139與金屬126電耦合的金屬140。另外，還設置經接觸142 與金屬120電耦合的金屬141。另外，還設置經接觸143與金屬121電耦合的金屬144。在此處，金屬135和金屬140分別構成位線BL、/BL0另外，金屬137構成供給電 壓ARVDD的電源線。圖20(d)示出了直至存儲單元MC的第3層的金屬布線層(也稱為第3層)的布 局圖形。如圖20(d)所示，在第3層上設置經接觸150與金屬131電耦合的金屬151。另 外，還設置經接觸152、153與金屬133電耦合的金屬154。另外，還設置經接觸155與金屬 144電耦合的金屬156。在此處，金屬151構成供給電壓ARVSS的電源線。金屬154構成字線WL。另外，金 屬156構成供給電壓ARVSS的電源線。S卩，用第2層和第3層的金屬布線層，形成電源線、位線BL、/BL和字線WL。圖21是說明現有的供電單元PMCP的布局圖形的圖。圖21(a)示出了供電單元PMCP的基底部分的布局圖形。參照圖21 (a)，在Y方向上N型的N阱區被配置成呈線性延伸，在N阱區的兩側配 置P型的P阱區。將這些N阱區和P阱區與存儲單元MC共有，在列方向延伸配置，在這些 N阱區和P阱區形成用於採用作為偽布局圖形而形成的電晶體形成用有源區來執行阱供電 的供電單元。具體地說，在供電單元的P阱區的中央區域，設置用於供給阱電壓的偽有源區 207。另外，在另一 P阱區的中央區域，設置用於同樣地供給阱電壓的偽有源區208。另外， 在N阱區的中央區域，設置用於供給阱電壓的偽有源區204。然後，在上側區域，在構成同一列的上側的鄰接存儲單元MC與供電單元的邊界區域，示出了列方向的存儲單元MC的上述有源區100。如上所述，在存儲單元列上鄰接的存儲 單元MC彼此之間形成布局圖形，使之沿X方向呈鏡面對稱，有源區100沿Y軸方向延伸配 置，但在此處，為了形成供電單元，有源區100形成不在供電單元內延伸配置的結構。同樣 地，對有源區103和101而言，也形成不在供電單元內延伸配置的結構。同樣地，在下側區域，在構成下側的同一列的下側的鄰接存儲單元MC與供電單元 的邊界區域，示出了用於形成下側的鄰接存儲單元MC的有源區200，如上所述，為了形成供 電單元，有源區200形成不在供電單元內延伸配置的結構。同樣地，對有源區203、201而言， 也形成不在供電單元內延伸配置的結構。然後，形成為了保持布局圖形的連續性而配置偽多晶矽布線的結構。具體地說，沿 X方向設置偽多晶矽布線222 225，使之與鄰接的存儲單元MC的布局圖形呈鏡面對稱。 在上側區域，多晶矽布線225沿X方向側配置在有源區100的端部區域，多晶矽布線224沿 X方向延伸配置在有源區103和101的端部區域。另外，在下側區域，多晶矽布線223沿X 方向側延伸配置在有源區201的端部區域，多晶矽布線222沿X方向側延伸配置在有源區 200,203的端部區域。然後，與多晶矽布線222 225電耦合的接觸是為了保持布局圖形的連續性而配置的。具體地說，配置對多晶矽布線222和偽有源區204取作共同的接觸的共有接觸 219。另外，對多晶矽布線223配置接觸217。另外，配置對多晶矽布線224和偽有源區204 取作共同的接觸的共有接觸216。另外，對多晶矽布線225配置接觸213。然後，在偽有源區207內，配置用於與對P阱供電的供給P阱電壓VSSB的電源線取 作接觸的接觸209。另外，在偽有源區204內，配置用於與供給對N阱供電的N阱電壓VDDB 的電源線取作接觸的接觸210。在偽有源區208內，配置用於與對P阱供電的供給P阱電壓 VSSB的電源線取作接觸的接觸211。再有，在此處，被圖示的虛線包圍的區域是對P阱區的有源區207、208進行P型的 離子注入的區域。再有，對未被虛線包圍的區域，執行N型的離子注入。圖21(b)示出了直至供電單元PMCP的第1層金屬布線層的布局圖形。如圖21(b)所示，在第1層上設置與接觸213和接觸209電連接的金屬236。另 外，還設置與共有接觸216、219和接觸210電連接的金屬235。另外，還設置與接觸211和 接觸217電連接的金屬231。在上側區域，在構成同一列的上側的鄰接存儲單元MC與供電單元的邊界區域，列 方向的存儲單元MC的經接觸連接上述有源區100、101、103的金屬用同一符號分別示出，由 於與圖20(b)中說明過的相同，故不重複其細節。另外，同樣地，在下側區域，在構成下側的同一列的下側的鄰接存儲單元MC與供 電單元的邊界區域，示出用於形成下側的鄰接存儲單元MC的有源區200，經接觸221與金 屬234電耦合。另外，有源區203經接觸220與金屬233電耦合。另外，有源區201經接觸 218與金屬232電耦合。圖21(c)示出了直至供電單元PMCP的第2層金屬布線層的布局圖形。如圖21(c)所示，在第2層上設置經接觸254與金屬235電耦合的金屬255。另 外，還設置經接觸252與金屬236電耦合的金屬253。另外，還設置經接觸242與金屬231電耦合的金屬243。另外，還設置經接觸244與金屬231電耦合的金屬245。該金屬245是 按照與金屬253、255、243相同的布局圖形而形成的偽金屬。另外，關於上側區域，在構成同一列的上側的鄰接存儲單元MC與供電單元的邊界 區域，沿Y方向延伸配置構成圖20(C)中說明過的存儲單元MC的經接觸134電耦合的位線 BL的金屬135。另外，沿Y方向延伸配置存儲單元MC的經接觸138進行電耦合的構成供給 電壓ARVDD的電源線的金屬137。另外，同樣地，沿Y方向延伸配置構成存儲單元MC的位線 /BL的金屬140。另外，同樣地，在下側區域，在構成下側的同一列的下側的鄰接存儲單元MC與供 電單元的邊界區域，經接觸256使金屬234和金屬257進行電耦合。另外，還經接觸249使 金屬233和金屬137電耦合。另外，還經接觸246使金屬232和金屬140電耦合。圖21(d)示出了直至供電單元PMCP的第3層金屬布線層的布局圖形。如圖21 (d)所示，在第3層上設置經接觸268和262分別與金屬253和金屬243 電耦合的共同的金屬263。另外，還設置經接觸264與金屬255電耦合的金屬265。再有， 如上所述，金屬245作為偽金屬而被設置，未經接觸使金屬245和金屬265電耦合。該金屬263構成供給P阱電壓VSSB的電源線，金屬265構成供給N阱電壓VDDB 的電源線。另外，關於上側區域，在構成同一列的上側的鄰接存儲單元MC與供電單元的邊界 區域，沿X方向延伸配置圖20(d)中說明過的存儲單元MC的經接觸155電耦合的構成電源 線的金屬156。另外，關於下側區域，在構成下側的同一列的下側的鄰接存儲單元MC與供電單元 的邊界區域，金屬257經接觸266與金屬267電耦合。該金屬267被構成為對下側的鄰接 存儲單元MC設置的供給電壓ARVSS的電源線。即，在該結構中，關於N阱電壓VDDB，經金屬265 接觸264 金屬255 接觸 254 金屬235 接觸216、219、210 偽有源區204的路徑供給阱電壓。另一方面，關於P 阱電壓VSSB，經金屬263 接觸262、268 金屬253、243 接觸252、242 金屬236、231 接觸209、211 偽有源區207、208的路徑供給阱電壓。圖22是供電單元PMCP的沿II-II的剖面結構圖。參照圖22，在第3層上設置供給P阱電壓VSSB的金屬263。另外，在第2層上，如 上所述，設置形成位線BL、/BL的金屬135、140和供給電壓ARVDD的金屬137。在第1層上， 設置與N阱電壓VDDB進行電耦合的金屬235，經接觸210與對N阱區執行了 N+的離子注入 的有源區204進行電耦合。與P阱電壓VSSB進行電耦合的金屬236經接觸209與對P阱區執行了 P+的離子 注入的有源區207進行電耦合。另外，與P阱電壓VSSB進行電耦合的金屬231經接觸211 與對P阱區執行了 P+的離子注入的有源區208進行電耦合。 按照該結構，在供電單元PMCP中，對N阱區經偽有源區204供給N阱電壓VDDB，對 P阱區經偽有源區207和208供給P阱電壓VSSB。由此，可對每多個單元執行阱供電，可縮小各存儲單元MC的布局面積，縮小作為 整個存儲器陣列的布局面積。再有，雖然以上根據申請人所知的一般性的技術信息，說明了有關本發明的現有技術，但在申請人的記憶所及的範圍內，申請人在直至申請前並沒有應作為現有技術文獻 信息而公開的信息。另一方面，在現有的供電單元中，在布局方面有以下問題。圖23是對現有的供電單元配置電源線的情況的布局圖。在此處，示出了在圖21(c)和(d)中已做過說明的金屬的一部分。在存儲器陣列中，形成沿Y方向設置了 4條布線線道(track)的結構。具體地說， 沿Y方向示出了在此處設置於第2金屬布線層上的布線線道2M0 2M3。其中，3條用作位 線BL、/BL和供給電壓ARVDD的電源線。再有，3M0、3M1是設置於形成供給P阱電壓VSSB和 VDDB的電源線的第3金屬布線層上的布線線道。因此，為了沿Y方向進行布線連接而不與所設置的這些位線BL、/BL和電壓ARVDD 的電源線相碰，就必須用剩下的1條布線線道的區域，將沿X方向設置的設置於第3金屬布 線層上的電源線(N阱電壓VDDB、VSSB)與基底區域的有源區的用於取作接觸的金屬布線。 即，必須確保從第3金屬布線層至下層的打基礎區域(piling region)。在此處，作為一例， 示出了在X方向為0. 1 ii m、在Y方向為0. 5 ii m的上述金屬253、255沿Y方向排列的情況。該打基礎區域必須分別設置供給N阱電壓VDDB的電源線和供給P阱電壓VSSB的 電源線，從而必須確保某種程度的面積，故為了確保該2個打基礎區域，就不能縮小供電單 元PMCP的面積。即，存在按照從在同一金屬布線層上形成的2條電源線至下層的供布線連 接用的Y方向的金屬的長度而增大供電單元的布局面積的問題。

發明內容
本發明是為了解決上述問題而進行的，其目的在於，提供一種可通過縮小供電單 元的布局面積從而進一步縮小整個存儲器陣列的布局面積的半導體存儲器件。本發明的半導體存儲器件具備具有多個存儲單元和多個供電單元的存儲器陣列， 其中上述多個存儲單元被配置成矩陣狀，並且每個都包括(1)第2導電類型的1對負載晶 體管，形成在第1導電類型的第1阱區；以及(2)第1導電類型的1對驅動電晶體，形成在 第2導電類型的第2阱區，連接成與上述負載電晶體構成觸發器，上述多個供電單元的每個 與存儲單元列對應地設置，構成用於對上述第1和第2阱區供電而設置的行。第1和第2阱 區在列方向延伸，在行方向交替配設。具備第1電源線，沿行方向與多個供電單元對應地 設置，與上述供電單元進行電耦合，用於對上述第1阱區供給第1電源電壓；以及第2電源 線，沿行方向與多個供電單元對應地設置，與上述供電單元進行電耦合，用於對上述第2阱 區供給第2電源電壓。第1電源線經設置在與第1金屬布線層之間的接觸，與第1阱區進 行電耦合，第2電源線在第1金屬布線層的上層形成，經分別設置在與各金屬布線層之間的 多個接觸，與第2阱區進行電耦合。本發明的半導體存儲器件具有由第1和第2電源線分別對第1和第2阱區供電的 供電單元。第1電源線經設置在與第1金屬布線層之間的接觸與第1阱區進行電耦合，第2 電源線在第1金屬布線層的上層形成，經分別設置在與各金屬布線層之間的多個接觸與第 2阱區進行電耦合。即，第1電源線由於經1個接觸與第1阱區進行電耦合，所以無需經布 線層進行電耦合的打基礎區域，可削減用於確保該區域的布局裕量，縮小供電單元的布局 面積，從而縮小整個存儲器陣列的面積。
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本發明的上述和其它的目的、特徵、方面和優點可從結合附圖而得到理解的涉及 本發明的下面的詳細說明中變得清楚。


圖1是按照本發明的實施方式的半導體存儲器件的概略方框圖。圖2是說明按照本發明的實施方式1的存儲器陣列的存儲單元和供電單元的布局 圖形的圖。圖3是說明圖2所示的單元布局的一部分的圖。圖4是說明按照本發明的實施方式1的供電單元的布局圖形的圖。圖5是按照本發明的實施方式1的對供電單元配設電源線的情況的布局圖。圖6是說明按照本發明的實施方式2的存儲器陣列的存儲單元和供電單元的布局 圖形的圖。圖7是說明圖6所示的單元布局的一部分的圖。圖8是說明按照本發明的實施方式2的供電單元的布局圖形的圖。圖9是對按照本發明的實施方式1和2的供電單元的第1層金屬的布局進行了比 較的圖。圖10是說明按照本發明的實施方式3的存儲器陣列的存儲單元和供電單元的布 局圖形的圖。圖11是說明圖10所示的單元布局的一部分的圖。圖12是說明按照本發明的實施方式3的供電單元的布局圖形的圖。圖13是對按照本發明的實施方式2和3的供電單元的第1層金屬的布局進行了 比較的圖。圖14是說明按照本發明的實施方式4的存儲器陣列被集成配置成矩陣狀的存儲 單元和供電單元的圖。圖15是說明按照本發明的實施方式4的供電強化單元的布局圖形的圖。圖16是一般性的存儲器陣列的概略圖。圖17是存儲單元的電路結構圖。圖18是說明現有的存儲器陣列的存儲單元和供電單元的布局圖形的圖。圖19是說明圖18所示的單元布局的一部分的圖。圖20是說明存儲單元的布局圖形的圖。圖21是說明現有的供電單元的布局圖形的圖。圖22是圖21的供電單元的沿著II-II的剖面結構圖。圖23是對現有的供電單元配置電源線的情況的布局圖。
具體實施例方式下面，參照附圖詳細地說明本發明的實施方式。再有，對圖中相同或相當的部分標 以同一符號，而不重複其說明。實施方式1參照圖1，按照本發明的實施方式1的半導體存儲器件1包括控制電路20、存儲器
11陣列5、字驅動器10和列選擇電路/輸入輸出控制電路15。控制電路20根據地址ADD和 控制信號CT的輸入，控制整個半導體存儲器件1，對字驅動器10和列選擇電路/輸入輸出 控制電路15執行必要的指令或控制。存儲器陣列5具有被集成配置成矩陣狀的存儲單元 MC，沿行方向(X方向)分別與存儲單元行對應地設置字線WL，沿列方向(Y方向)分別與存 儲單元列對應地設置位線BL、/BL。字驅動器10驅動字線WL，以執行對所選中的存儲單元行的存取。另外，列選擇電 路/輸入輸出控制電路15響應於來自控制電路20的指令，執行存儲器陣列的列選擇，執行 位線BL、/BL的列選擇工作，例如在數據寫入時，根據輸入數據DIN將位線BL、/BL驅動至規 定的邏輯電平，以執行數據寫入。另外，在數據讀出時，根據經位線BL、/BL流到所選中的存 儲單元MC的讀出電流，生成並輸出被所選中的存儲單元MC保持的輸出數據D0UT。存儲器陣列5具有如圖16中說明過的那樣被集成配置成矩陣狀的存儲單元，對每 個規定的存儲單元行設置由多個供電單元構成的供電單元行，由供電單元行執行阱供電。 再有，在本發明中，特別指向對存儲單元MC進行阱供電的供電單元，主要說明其布局圖形。用圖2說明按照本發明的實施方式1的存儲器陣列的存儲單元和供電單元的布局 圖形。參照圖2，在此處，與列對應地在2個存儲單元MC之間設置供電單元PMC，示出了 4個存儲單元MC和2個供電單元PMC。另外，配置用於形成存儲單元MC和供電單元PMC的 有源區的P阱區和N阱區在列方向即Y方向延伸，在行方向即X方向被交替配置。另外，存儲單元MC和供電單元PMC被重複配置對邊界區域呈鏡面對稱的布局，存 儲單元MC和供電單元PMC在Y方向呈鏡面對稱配置有源區和布線。此處雖未圖示，但在存 儲單元列上，在鄰接的存儲單元MC彼此之間，在X方向呈鏡面對稱地配置有源區和布線。存儲單元MC和供電單元PMC的布線連接等雖然不同，但為了實現布局圖形的均 勻，對供電單元PMC也用與存儲單元MC相同的布局圖形來配置有源區和布線。S卩，在列方 向，供電單元PMC採用與在X方向與鄰接的存儲單元MC呈鏡面對稱關係的存儲單元MC的 布局圖形相同的偽布局圖形來形成。通過採用該布局圖形，可保持單元布局的布局圖形的連續性，使降低了圖形分散 性的均勻的布局圖形成形。用圖3說明圖2所示的單元布局的一部分。參照圖3，在此處示出了存儲單元列的2個存儲單元MC和設置在其間的供電單元 PMC。再有，關於存儲單元MC的布局圖形，由於與圖20中說明過的布局圖形相同，故對相同 部分不再重複其詳細說明，並且對相同部分標以相同符號並說明之。下面，說明按照本發明的實施方式1的供電單元PMC的布局圖形。在此處，說明採 用第1金屬布線層來形成供給N阱電壓VDDB的電源線的情況。用圖4說明按照本發明的實施方式1的供電單元PMC的布局圖形。圖4(a)示出了供電單元PMC的基底部分的布局圖形。在此處，如上所述，在Y方向上N型的N阱區被配置成呈線性延伸，在N阱區的兩 側配置P型的P阱區。將這些N阱區和P阱區與存儲單元MC被共有，在列方向延伸配置， 採用在這些N阱區和P阱區作為偽布局圖形而形成的電晶體形成用有源區，形成用於執行 阱供電的供電單元。
具體地說，在供電單元的P阱區，配置用於供給阱電壓的偽有源區301。另外，在另 一 P阱區，同樣地配置用於供給阱電壓的偽有源區303。另外，在N阱區，配置用於供給阱電 壓的偽有源區300。然後，形成為了保持布局圖形的連續性而配置偽多晶矽布線的結構。具體地說，沿 X方向設置偽多晶矽布線222 225，使之與鄰接的存儲單元MC的布局圖形呈鏡面對稱。在 上側區域，多晶矽布線225沿X方向側配置在有源區100的端部區域，多晶矽布線224沿X 方向側延伸配置在有源區103和101的端部區域。另外，在下側區域，多晶矽布線223沿X 方向側延伸配置在有源區201的端部區域，多晶矽布線222沿X方向側延伸配置在有源區 200,203的端部區域。然後，與多晶矽布線222 225電耦合的接觸是為了保持布局圖形的連續性而配置的。具體地說，配置對多晶矽布線222和有源區300取作共同的接觸的共有接觸219。 另外，對多晶矽布線223配置接觸217。另外，配置對多晶矽布線224和有源區300取作共 同的接觸的共有接觸216。另外，對多晶矽布線225配置接觸213。然後，在偽有源區301內，配置用於與對P阱供電的供給P阱電壓VSSB的電源線取 作接觸的接觸302。另外，在偽有源區303內，配置用於與對P阱供電的供給P阱電壓VSSB 的電源線取作接觸的接觸304。再有，在此處，被圖示的虛線包圍的區域是對P阱區的有源區301、303進行P型的 離子注入的區域。再有，對未被虛線包圍的區域，執行N型的離子注入。與圖21中說明過的布局圖形進行比較，不同點是，將在P阱區內所形成的偽有源 區207、208置換為偽有源區301、302，並且將偽有源區204置換為偽有源區300。其它各點 與圖21中說明過的一樣。偽有源區301、303以沿Y方向各自對稱地接近供電單元PMC與存儲單元MC的邊 界區域的方式形成錯位的布局圖形。具體地說，偽有源區301和多晶矽布線225被布局成 隔開規定的間隔而接近。此外，偽有源區303和多晶矽布線223被布局成隔開規定的間隔 而接近。然後，這是縮短偽有源區300的Y方向的長度、縮短共有接觸216與219的間隔、 縮短供電單元的基底區域的Y方向的長度的結構。再有，在此處，在偽有源區300內，形成 不設置接觸的結構。圖4(b)示出了直至供電單元PMC的第1層金屬布線層的布局圖形。如圖4(b)所示，在第1層上設置與接觸213和接觸302電連接的金屬310。另外， 還設置與共有接觸216和219電連接的金屬312。另外，還設置與接觸304和接觸217電連 接的金屬311。該金屬312被用作供給N阱電壓VDDB的電源線。該金屬312在供電單元 PMC內具有在X方向和Y方向呈線性延伸的部分，對中心部形成為點對稱的形狀，並且如圖 2所示，在同一行的鄰接的供電單元PMC中，分別與共有接觸216和219電耦合而連續地延 伸形成。在上側區域，在構成同一列的上側的鄰接存儲單元MC與供電單元的邊界區域，列 方向的存儲單元MC的經接觸連接上述有源區100、101、103的金屬用同一符號分別示出，由 於與圖20(b)中說明過的相同，故不重複其詳細的說明。
另外，同樣地，在下側區域，在構成下側的同一列的下側的鄰接存儲單元MC與供 電單元的邊界區域，示出用於形成下側的鄰接存儲單元MC的有源區200、201、203，由於與 圖21(b)中說明過的相同，故不重複其詳細的說明。圖4(c)示出了直至供電單元PMC的第2層金屬布線層的布局圖形。如圖4(c)所示，在第2層上設置經接觸322與金屬310電耦合的金屬323。另外， 還設置經接觸320與金屬311電耦合的金屬321。另外，關於上側區域，在構成同一列的上側的鄰接存儲單元MC與供電單元的邊界 區域，沿Y方向延伸配置構成圖20(c)中說明過的存儲單元MC的經接觸134電耦合的位線 BL的金屬135。另外，沿Y方向延伸配置構成存儲單元MC的經接觸138電耦合的供給電壓 ARVDD的電源線的金屬137。另外，同樣地，沿Y方向延伸配置構成存儲單元MC的位線/BL 的金屬140。另外，同樣地，在下側區域，在構成下側的同一列的下側的鄰接存儲單元MC與供 電單元的邊界區域，經圖21(c)中說明過的接觸256使金屬234和金屬257電耦合。另外， 還經接觸249使金屬233和金屬137電耦合。另外，還經接觸246使金屬232和金屬140 電華禹合。圖4(d)示出了直至供電單元PMC的第3層金屬布線層的布局圖形。如圖4(d)所示，在第3層上設置經接觸334和335分別與金屬323電耦合的金屬 332和333。另外，還設置經接觸330和331分別與金屬321電耦合的金屬332和333。該 金屬332和333構成供給P阱電壓VSSB的電源線。另外，關於上側區域，在構成同一列的上側的鄰接存儲單元MC與供電單元的邊界 區域，沿X方向延伸配置圖20(d)中說明過的存儲單元MC的經接觸155電耦合的構成供給 電壓ARVSS的電源線的金屬156。另外，關於下側區域，在構成下側的同一列的下側的鄰接存儲單元MC與供電單元 的邊界區域，金屬257經接觸266與金屬267電耦合。該金屬267作為對下側的鄰接存儲 單元MC設置的供給電壓ARVSS的電源線沿X方向延伸配置。S卩，在該結構中，關於N阱電壓VDDB，經金屬312 接觸216、219 偽有源區300 的路徑供給阱電壓。另一方面，關於P阱電壓VSSB，經金屬332、333 接觸330、331、334、 335 金屬321、323 接觸320、322 金屬311、310 接觸304、302 偽有源區303、301 的路徑供給阱電壓。用圖5說明按照本發明的實施方式1的對供電單元配置電源線的情況的布局。在此處，示出了在圖4(c)和(d)中已做過說明的金屬的一部分。在存儲單元陣列中，如上所述，在第2金屬布線層上形成設置了 4條布線線道的結 構。具體地說，沿Y方向在此處示出了 2M0 2M3。其中，3條用作位線BL、/BL和供給電壓 ARVDD的電源線。因此，在對剩下的2個N阱電壓VDDB和VSSB進行布線連接時，為了進行布線連接 而不與這些位線BL、/BL和電壓ARVDD的電源線相碰，必須用剩下的1條布線線道的區域， 以確保向下層的打基礎區域，但在本實施方式1的結構中，由於對供給N阱電壓VDDB的電 源線形成採用了與第3金屬布線層不同的第1金屬布線層的金屬的結構，故無需向下層的 打基礎區域，只要確保P阱電壓VSSB的電源線的打基礎區域即可。
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因此，在現有的供電單元中，如上所述，為了確保沿Y方向2個相互不同的打基礎 區域，不能縮小Y方向的長度，但按照本申請的結構，如能確保1個打基礎區域的面積即已 足夠，可縮小供電單元PMC的Y方向的長度，縮小供電單元的布局面積。S卩，通過縮小供電 單元的布局面積，可進一步縮小整個存儲器陣列的布局面積。在圖23的結構中，關於現有的供電單元PMCP，必須確保沿X方向設置的布線線道 沿Y方向可配置3條這種程度的布局裕量，但在按照本發明的實施方式1的供電單元PMC 的情況下，沿X方向設置的布線線道縮小至沿Y方向可配置2條這種程度，此種情況示於圖 5。再有，在本例中，出於增強P阱電壓VSSB的目的，作為一例，示出了供給P阱電壓 VSSB的2條電源線被配置在第3金屬布線層的布線線道3M0、3M1上的情況，但特別是供給 P阱電壓VSSB的電源線不必是2條，當然也可形成用1條布線來執行布線連接的結構。另 外，在本例中，形成金屬312和偽有源區300經過共有接觸216、219進行電耦合的結構，但 也可形成在偽有源區300內設置與金屬312電耦合的接觸的結構。實施方式2用圖6說明按照本發明的實施方式2的存儲器陣列的存儲單元和供電單元的布局 圖形。參照圖6，在此處，與列對應地在2個存儲單元MC之間設置供電單元PMCa，示出了 4個存儲單元MC和2個供電單元PMCa。另外，配置用於形成存儲單元MC和供電單元PMCa 的有源區的P阱區和N阱區在列方向即Y方向延伸，在行方向即X方向交替配置。另外，存儲單元MC和供電單元PMCa重複配置對邊界區域呈鏡面對稱的布局，存儲 單元MC和供電單元PMCa在Y方向呈鏡面對稱地配置有源區和布線。另外，此處雖未圖示， 但在存儲單元列上，在鄰接的存儲單元MC彼此之間，在X方向呈鏡面對稱地配置有源區和 布線。用圖7說明圖6所示的單元布局的一部分。參照圖7，在此處示出了存儲單元列的2個存儲單元MC和設置在其間的供電單元 PMCa。再有，關於存儲單元MC的布局圖形，由於與圖20中說明過的布局圖形相同，故對相 同部分不再重複其詳細的說明，並且對相同部分標以相同符號並說明之。下面，說明按照本發明的實施方式2的供電單元PMCa的布局圖形。在此處，說明 進一步錯開供給P阱電壓VSSB的有源區的接觸的位置的情況。用圖8說明按照本發明的實施方式2的供電單元PMCa的布局圖形。圖8(a)示出了供電單元PMCa的基底部分的布局圖形。在此處，如上所述，在Y方向上N型的N阱區被配置成呈線性延伸，在N阱區的兩 側配置P型的P阱區。將這些N阱區和P阱區與存儲單元MC被共有，在列方向延伸配置， 採用在這些N阱區和P阱區內作為偽布局圖形而形成的電晶體形成用有源區，形成用於執 行阱供電的供電單元。然後，在按照本發明的實施方式2的供電單元PMCa的P阱區內，在上側區域和下 側區域的鄰接的存儲單元MC中所用的有源區被進一步延伸設置。具體地說，置換為有源區 100、201，有源區100#和201#被延伸配置到供電單元PMCa的P阱區。在此處，示出了有源 區100#和有源區201#，有源區100#是L字形的有源區沿Y方向呈鏡面對稱地彎折而成，有源區201#是L字形的有源區沿X方向呈鏡面對稱地彎折而成，有源區100#和有源區201# 分別被偽多晶矽布線225、223隔離。然後，在有源區100#的供電單元側的被偽多晶矽布線225隔離的有源區(隔離有 源區)內，配置用於與對P阱供電的供給P阱電壓VSSB的電源線取作接觸的接觸401。另 外，在有源區201#的供電單元側的被偽多晶矽布線223隔離的有源區(隔離有源區)內， 配置用於與對P阱供電的供給P阱電壓VSSB的電源線取作接觸的接觸404。再有，在此處，被圖示的虛線包圍的區域是對P阱區的有源區100#、201#的一部分 進行P型的離子注入的區域。再有，對未被虛線包圍的區域，執行N型的離子注入。與圖4中說明過的布局圖形進行比較，不同點是，削除在P阱區內所形成的有源區 301、303，置換為有源區100#、201#，並且將有源區300置換為偽有源區402。其它各點與圖 4中說明過的一樣。如上所述，有源區100#、有源區201#是在上側區域和下側區域的同一列的鄰接存 儲單元MC中所用的有源區進一步延伸配置的產物，接觸401沿多晶矽布線225被配置在與 接觸109對稱的位置上。另外，接觸404沿多晶矽布線223被配置在與接觸218對稱的位置上。在圖4的結構中，供電單元中所設置的偽有源區301、303與多晶矽布線225、223 和有源區100、201是各自獨立的，為確保布局的裕量，必須隔開規定的間隔而配置，但在該 結構中，這是共有上側區域和下側區域的鄰接存儲單元MC中所用的有源區、並採用柵極隔 離的有源區來配置對供電單元側的P阱供電的供給P阱電壓VSSB的電源線和接觸的結構。於是，與偽有源區300相比，這是可縮短偽有源區402的Y方向的長度、縮短共有 接觸216和219的間隔、縮小供電單元的基底區域的Y方向的長度的結構。圖8(b)示出了直至供電單元PMCa的第1層金屬布線層的布局圖形。如圖8(b)所示，在第1層上設置與接觸213和接觸401電連接的金屬416。另夕卜， 還設置與共有接觸216和219電連接的金屬415。另外，還設置與接觸404和接觸217電 連接的金屬417。該金屬415被用作供給N阱電壓VDDB的電源線。該金屬415在供電單 元PMCa內具有在X方向和Y方向呈線性延伸的部分，對中心部形成為點對稱的形狀，並且 如圖6所示，在同一行的鄰接的供電單元PMCa中，分別與共有接觸216和219電耦合而連 續地延伸形成。如上所述，在上側區域，在構成同一列的上側的鄰接存儲單元MC與供電單元的邊 界區域，列方向的存儲單元MC的經接觸連接的金屬用同一符號分別示出，由於與圖20(b) 中說明過的相同，故不重複其詳細的說明。另外，同樣地，在下側區域，在構成下側的同一列的下側的鄰接存儲單元MC與供 電單元的邊界區域，用同一符號分別示出下側的鄰接存儲單元MC的經接觸連接的金屬，由 於與圖21(b)中說明過的相同，故不重複其詳細的說明。圖8 (c)示出了直至供電單元PMCa的第2層金屬布線層的布局圖形。如圖8(c)所示，在第2層上設置經接觸420與金屬416電耦合的金屬421。另夕卜， 還設置經接觸422與金屬417電耦合的金屬423。另外，關於上側區域，在構成同一列的上側的鄰接存儲單元MC與供電單元的邊界 區域，沿Y方向延伸配置構成圖20(C)中說明過的存儲單元MC的經接觸134電耦合的位線BL的金屬135。另外，沿Y方向延伸配置構成存儲單元MC的經接觸138進行電耦合的供給 電壓ARVDD的電源線的金屬137。另外，同樣地，沿Y方向延伸配置構成存儲單元MC的位線 /BL的金屬140。另外，同樣地，在下側區域，在構成下側的同一列的下側的鄰接存儲單元MC與供 電單元的邊界區域，經圖21 (c)中說明過的接觸256使金屬234和金屬257進行電耦合。另 外，還經接觸249使金屬233和金屬137進行電耦合。另外，還經接觸246使金屬232和金 屬140進行電耦合。圖8(d)示出了直至供電單元PMCa的第3層金屬布線層的布局圖形。如圖8(d)所示，在第3層上設置經接觸430和432分別與金屬421和423進行電 耦合的共同的金屬431。該金屬431構成供給P阱電壓VSSB的電源線。另外，關於上側區域，在構成同一列的上側的鄰接存儲單元MC與供電單元的邊界 區域，沿X方向延伸配置圖20(d)中說明過的存儲單元MC的經接觸155電耦合的構成供給 電壓ARVSS的電源線的金屬156。另外，關於下側區域，在構成下側的同一列的下側的鄰接存儲單元MC與供電單元 的邊界區域，金屬257經接觸266與金屬267電耦合。該金屬267作為對下側的鄰接存儲 單元MC設置的供給電壓ARVSS的電源線沿X方向延伸配置。S卩，在該結構中，關於N阱電壓VDDB，經金屬415 接觸216、219 偽有源區402 的路徑供給阱電壓。另一方面，關於P阱電壓VSSB，經金屬431 接觸432、430 金屬423、 421 接觸422、420 金屬417、416 接觸404、401 柵極隔離的有源區201#、100# (隔離 有源區)的路徑供給阱電壓。在該結構中，與實施方式1中說明過的一樣，由於對供給N阱電壓VDDB的電源線 形成採用了與第3金屬布線層不同的第1金屬布線層的金屬的結構，故無需向下層的打基 礎區域，只要確保P阱電壓VSSB的電源線的打基礎區域即可。因此，在現有的供電單元中，如上所述，為了確保沿Y方向2個相互不同的打基礎 區域，不能縮小Y方向的長度，但按照本申請的結構，如能確保1個打基礎區域的面積即已 足夠，可縮小供電單元PMC的Y方向的長度，縮小供電單元的布局面積。S卩，通過縮小供電 單元的布局面積，可進一步縮小整個存儲器陣列的布局面積。然後，按照本發明的實施方式2的供電單元PMCa與實施方式1的供電單元PMC相 比，可進一步縮小布局面積。用圖9說明對按照本發明的實施方式1和2的供電單元的第1層金屬的布局進行 了比較的圖。在此處，與圖9(a)對應地示出了圖4(b)的第1金屬布線層的金屬部分。另外，與 圖9(b)對應地示出了圖8(b)所示的第1金屬布線層的金屬部分。如圖9(a)所示，在圖4的按照實施方式1的供電單元PMC的結構中，由於供電單 元中所設置的偽有源區301與多晶矽布線225和有源區100是各自獨立的，為確保布局的 裕量，必須隔開規定的間隔而配置，所以對在將接觸213和接觸302電耦合的第1金屬布線 層上所形成的金屬310而言，必須按照與規定的間隔部分對應的長度部分SO來形成沿Y方 向延伸的金屬310，但由於在按照本發明的實施方式2的供電單元PMCa的結構中，這是共有 在上側區域的存儲單元MC中所用的有源區、並採用柵極隔離的有源區來配置對供電單元側的P阱供電的供給P阱電壓VSSB的電源線和接觸的結構，所以無需確保布局裕量，對將 接觸213和接觸401電耦合的金屬416而言，可實現縮小了沿Y方向與規定的間隔部分對 應的長度的布局結構。即，在按照本發明的實施方式2的按照供電單元PMCa的結構中，可 按照在供電單元側所設置的有源區的布局裕量部分沿Y方向來縮小布局。因此，如假定本發明的實施方式1的供電單元PMC在Y方向的長度為Y0，則在本發 明的實施方式2的供電單元PMCa的結構中，可將Y方向的長度設計為Yl ( < Y0)，可進一步 縮小供電單元的布局面積，並且可進一步縮小整個存儲器陣列的布局面積。實施方式3用圖10說明按照本發明的實施方式3的存儲器陣列的存儲單元和供電單元的布 局圖形。參照圖10，在此處，與列對應地在2個存儲單元MC之間設置供電單元PMCb，示出 了 4個存儲單元MC和2個供電單元PMCb。另外，配置用於形成存儲單元MC和供電單元 PMCb的有源區的P阱區和N阱區在列方向即Y方向延伸，在行方向即X方向交替配置。另外，存儲單元MC和供電單元PMCb重複配置對邊界區域呈鏡面對稱的布局，存儲 單元MC和供電單元PMCb在Y方向呈鏡面對稱地配置有源區和布線。另外，此處雖未圖示， 但在存儲單元列上，在鄰接的存儲單元MC彼此之間，在X方向呈鏡面對稱地配置有源區和 布線。用圖11說明圖10所示的單元布局的一部分。參照圖11，在此處示出了存儲單元列的2個存儲單元MC和設置在其間的供電單元 PMCb。再有，關於存儲單元MC的布局圖形，由於與圖20中說明過的布局圖形相同，故對相 同部分不再重複其詳細的說明，並且對相同部分標以相同符號並說明之。下面，說明按照本發明的實施方式3的供電單元PMCb的布局圖形。在此處，說明 用偽多晶矽布線來供給P阱電壓VSSB的結構。用圖12說明按照本發明的實施方式3的供電單元PMCb的布局圖形。圖12(a)示出了供電單元PMCb的基底部分的布局圖形。在此處，如上所述，在Y方向上N型的N阱區被配置成呈線性延伸，在N阱區的兩 側配置P型的P阱區。將這些N阱區和P阱區與存儲單元MC被共有，在列方向延伸配置， 採用在這些N阱區和P阱區內作為偽布局圖形而形成的電晶體形成用有源區，形成用於執 行阱供電的供電單元。然後，在按照本發明的實施方式3的供電單元PMCb的P阱區內，如在實施方式2中 說明過的那樣，在上側區域和下側區域的鄰接的存儲單元MC中所用的有源區被進一步延 伸設置。具體地說，有源區100#和201#被延伸配置到供電單元PMCb的P阱區。在此處， 示出了有源區100#和有源區201#，有源區100#是L字形的有源區沿Y方向呈鏡面對稱地 彎折而成，有源區201#是L字形的有源區沿X方向呈鏡面對稱地彎折而成，有源區100#和 有源區201#分別被偽多晶矽布線225、223隔離。然後，在有源區100#的被偽多晶矽布線225隔離的有源區(隔離有源區)內，配 置用於與對P阱供電的供給P阱電壓VSSB的電源線取作接觸的接觸401。另外，在有源區 201#的被偽多晶矽布線223隔離的有源區(隔離有源區)內，配置用於與對P阱供電的供 給P阱電壓VSSB的電源線取作接觸的接觸404。
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再有，在此處，被圖示的虛線包圍的區域是對P阱區的有源區100#、201#的一部分 進行P型的離子注入的區域。再有，對未被虛線包圍的區域，執行N型的離子注入。與圖8中說明過的布局圖形進行比較，不同點是，將偽有源區402置換為偽有源區 500，並且將偽多晶矽布線222和224分別置換為偽多晶矽布線222#和224#。其它各點與 圖8中說明過的一樣。偽有源區500與偽有源區402相比，縮短了 Y方向的長度，共有接觸216和219的 間隔縮短，是供電單元的基底區域的Y方向的長度縮小了的結構。另外，偽多晶矽布線222#和224#雖未圖示，但假定在X方向延伸配置到鄰接的供 電單元的區域，被布局成相互共有的結構。圖12(b)示出了直至供電單元PMCb的第1層金屬布線層的布局圖形。如圖12(b)所示，在第1層上設置與接觸213和接觸401電連接的金屬416。另 外，還設置與共有接觸216和219電連接的金屬505。另外，還設置與接觸404和接觸217 電連接的金屬417。該金屬505是為了僅僅與對應的供電單元PMCb的共有接觸216和219 相互電耦合而設置的金屬，該金屬505未延伸形成為如實施方式1和2中說明過的那樣用 第1層金屬將鄰接的供電單元的共有接觸216和219分別相互進行電耦合。按照本發明的實施方式3的供電單元PMCb在X方向相互鄰接的供電單元中，採用 相互共有的偽多晶矽布線來供給N阱電壓VDDB。具體地說，在圖12(b)中，採用多晶矽布線 222#和224#來供給N阱電壓VDDB。再有，如上所述，在上側區域，在構成同一列的上側的鄰接存儲單元MC與供電單 元的邊界區域，列方向的存儲單元MC的經接觸連接的金屬用同一符號分別示出，由於與圖 20(b)中說明過的相同，故不重複其詳細的說明。另外，同樣地，在下側區域，在構成下側的同一列的下側的鄰接存儲單元MC與供 電單元的邊界區域，用同一符號分別示出下側的鄰接存儲單元MC的經接觸連接的金屬，由 於與圖21(b)中說明過的相同，故不重複其詳細的說明。圖12(c)示出了直至供電單元PMCb的第2層金屬布線層的布局圖形。如圖12(c)所示，在第2層上設置經接觸501與金屬416電耦合的金屬502。另 外，還設置經接觸507與金屬417電耦合的金屬504。另外，關於上側區域，在構成同一列的上側的鄰接存儲單元MC與供電單元的邊界 區域，沿Y方向延伸配置構成圖20(C)中說明過的存儲單元MC的經接觸134電耦合的位線 BL的金屬135。另外，沿Y方向延伸配置構成存儲單元MC的經接觸138電耦合的供給電壓 ARVDD的電源線的金屬137。另外，同樣地，沿Y方向延伸配置構成存儲單元MC的位線/BL 的金屬140。另外，同樣地，在下側區域，在構成下側的同一列的下側的鄰接存儲單元MC與供 電單元的邊界區域，經圖21 (c)中說明過的接觸256使金屬234和金屬257電耦合。另外， 還經接觸249使金屬233和金屬137電耦合。另外，還經接觸246使金屬232和金屬140 電華禹合。圖12(d)示出了直至供電單元PMCb的第3層金屬布線層的布局圖形。如圖12 (d)所示，在第3層上設置經接觸508和509分別與金屬502和504電耦 合的共同的金屬510。該金屬510構成供給P阱電壓VSSB的電源線。
另外，關於上側區域，在構成同一列的上側的鄰接存儲單元MC與供電單元的邊界 區域，沿X方向延伸配置圖20(d)中說明過的存儲單元MC的經接觸155電耦合的構成供給 電壓ARVSS的電源線的金屬156。另外，關於下側區域，在構成下側的同一列的下側的鄰接存儲單元MC與供電單元 的邊界區域，金屬257經接觸266與金屬267電耦合。該金屬267作為對下側的鄰接存儲 單元MC設置的供給電壓ARVSS的電源線沿X方向延伸配置。S卩，在該結構中，關於N阱電壓VDDB，經多晶矽布線222# 接觸219 偽有源區 500的路徑供給阱電壓。另一方面，關於P阱電壓VSSB，經金屬510 接觸509、508 金 屬504、502 接觸507、501 金屬417、416 接觸404、401 柵極隔離的有源區201#、 100#(隔離有源區)的路徑供給阱電壓。在該結構中，由於對供給N阱電壓VDDB的電源線形成採用多晶矽布線來供給的結 構，故無需從第3層至下層的打基礎區域，只要確保P阱電壓VSSB的電源線的打基礎區域 即可。因此，在現有的供電單元中，如上所述，為了確保沿Y方向2個相互不同的打基礎 區域，就不能縮小Y方向的長度，但按照本申請的結構，如能確保1個打基礎區域的面積即 已足夠，可縮小供電單元PMC的Y方向的長度，縮小供電單元的布局面積。即，通過縮小供 電單元的布局面積，可進一步縮小整個存儲器陣列的布局面積。然後，按照本發明的實施方式3的供電單元PMCb與實施方式1的供電單元PMC相 比，可進一步縮小布局面積。用圖13說明對按照本發明的實施方式2和3的供電單元的第1層金屬的布局進 行了比較的情況。在此處，與圖13(a)對應地示出了圖8(b)的第1金屬布線層的金屬部分。另外， 與圖13(b)對應地示出了圖12(b)所示的第1金屬布線層的金屬部分。如圖13(a)所示，在圖8的按照實施方式2的供電單元PMCa的結構中，採用了使 用在第1金屬布線層上所設置的金屬415對N阱供給N阱電壓VDDB的結構。具體地說，用 接觸216和219使基底上所設置的有源區402與金屬415進行電耦合，形成對N阱供給N 阱電壓VDDB的結構，但在按照本發明的實施方式3的結構中，採用與鄰接的供電單元共有 的多晶矽布線222#和224#來供給N阱電壓VDDB。金屬505是通過將接觸216和219相 互電耦合以抑制多晶矽布線的布線電阻的打底的金屬布線。即，關於沿X方向所設置的供 電單元PMCb，從一側的多晶矽布線222#經共有接觸219對有源區500供給N阱電壓VDDB， 並且經與有源區500和金屬505電耦合的共有接觸219對另一側的多晶矽布線224#供給 N阱電壓VDDB，經另一側的多晶矽布線224#對鄰接的供電單元供給N阱電壓VDDB。按照該結構，由於無需配置用於供給N阱電壓VDDB的第1層的共有的金屬布線， 無需確保用於配置共有的金屬布線的布局裕量，所以可實現沿Y方向縮小了用於對金屬布 線進行布局的長度的布局結構。即，在按照本發明的實施方式2的按照供電單元PMCa的結 構中，可按照第1層的共有的金屬布線部分沿Y方向縮小布局。例如，在將實施方式2的供 電單元的Y軸方向的長度定為Y1的情況下，可將實施方式3的供電單元的Y軸方向的長度 設計為Y2( < Y1)，可進一步縮小供電單元的布局面積，並且可進一步縮小整個存儲器陣列 的布局面積。
實施方式4在本發明的實施方式4中，說明採用與偽存儲單元對應地設置的電源線來進一步 強化向供電單元供給的阱電壓的方式。在此處，說明強化N阱電壓VDDB的方式。用圖14說明按照本發明的實施方式4的存儲器陣列被集成配置成矩陣狀的存儲 單元和供電單元。參照圖14，在此處，是與4行的存儲單元行對應地設置供電單元行並且與規定的 存儲單元列對應地設置了偽存儲單元列的結構。假定構成偽存儲單元列的偽存儲單元DMC並不作為常規的存儲單元工作，不設置 與電源線的接觸。具體地說，在圖20的存儲單元的布局圖形中，對偽存儲單元DMC而言，形 成不設置與金屬137的接觸136和138的結構。在此處，說明作為與偽存儲單元列對應的供電單元的、並且用於進一步強化阱電 壓的供電單元(供電強化單元)。在此處，作為一例，說明對按照實施方式3的供電單元 PMCb的布局圖形進行了變形的供電單元PMCc。其它供電單元是按照本發明的實施方式3 的供電單元，由於與上述說明過的相同，故不再重複其詳細的說明。用圖15說明按照本發明的實施方式4的供電強化單元PMCc的布局圖形。圖15(a)示出了供電單元PMCc的基底部分的布局圖形。與圖12中說明過的供電單元PMCb進行比較，不同點是，它是削除了與上側區域和 下側區域鄰接的存儲單元MC的取作與電壓ARVDD的接觸的接觸115和220的結構，其它各 點相同。圖15(b)示出了直至供電單元PMCc的第1層金屬布線層的布局圖形。與圖12中說明過的供電單元PMCb進行比較，不同點是，它是削除了與上側區域和 下側區域鄰接的存儲單元MC的用於取作與電壓ARVDD的接觸的金屬125、233和接觸115、 220的結構，其它各點相同。圖15(c)示出了直至供電單元PMCc的第2層金屬布線層的布局圖形。與圖12中說明過的供電單元PMCb進行比較，不同點是，金屬505與金屬137經接 觸600電耦合。該金屬137作為供給N阱電壓VDDB的電源線而被構成。圖15(d)示出了直至供電單元PMCc的第3層金屬布線層的布局圖形，與圖12中 說明過的結構相同。S卩，在該結構中，關於N阱電VDDB，經多晶矽布線222# 接觸219 偽有源區500 的路徑供給阱電壓，並且經金屬137 接觸600 金屬505 接觸216、219 有源區500 的路徑供給阱電壓。 在該結構中，由於關於供電強化單元PMCc，不僅用多晶矽布線，而且還用與偽存儲 單元列對應地設置的電源線來構成供給N阱電壓VDDB的電源線，所以可進一步強化供給阱 電壓。再有，雖然在本實施方式4中，用按照實施方式3的供電單元PMCb的布局圖形來 說明供電強化單元的布局圖形，但並不特別限定於按照實施方式3的供電單元PMCb，也可 用按照實施方式1和2的供電單元的布局圖形，按照同樣的方式設計供電強化單元。雖然詳細地說明並揭示了本發明，但可以清楚地理解的是，這僅僅是例示性的，而 不是限定性的，發明的宗旨和範圍僅由所附權利要求的範圍加以限定。
權利要求
一種半導體存儲器件，其中，具有多個供電單元和在行列上配置有存儲單元的存儲單元陣列，上述存儲單元的每個都包括第一P溝道MOS負載電晶體和第二P溝道MOS負載電晶體，形成於N阱區；第一N溝道MOS驅動電晶體，形成於第一P阱區，連接於上述第一P溝道MOS負載電晶體以構成第一倒相器；第二N溝道MOS驅動電晶體，形成於第二P阱區，連接於上述第二P溝道MOS負載電晶體以構成第二倒相器；第一N溝道MOS存取電晶體，形成於上述第一P阱區，連接於上述第一倒相器；以及第二N溝道MOS存取電晶體，形成於上述第二P阱區，連接於上述第二倒相器，上述供電單元在行方向上排列配置，分別在對應的存儲單元列中對在列方向延伸的上述第一P阱區、上述第二P阱區和上述N阱區進行供電，上述在行方向上排列配置的供電單元分別包括對上述N阱區供給N阱電壓的電源線；對上述第一和第二P阱區供給P阱電壓的電源線；對上述第一P溝道MOS負載電晶體和上述第二P溝道MOS負載電晶體供給高側電源電壓的電源線；以及對上述第一N溝道MOS驅動電晶體和上述第二N溝道MOS驅動電晶體供給低側電源電壓的電源線，上述供給N阱電壓的電源線配置於第一金屬布線層，上述供給高側電源電壓的電源線配置於第一金屬布線層上層的第二金屬布線層，上述供給P阱電壓的電源線和上述供給低側電源電壓的電源線配置於上述第二金屬布線層上層的第三金屬布線層。
2.一種半導體存儲器件，其中，具有多個位線對、多個供電單元和在行列上配置有存儲單元的存儲單元陣列， 上述存儲單元的每個都包括第一 P溝道MOS負載電晶體和第二 P溝道MOS負載電晶體，形成於N阱區； 第一 N溝道MOS驅動電晶體，形成於第一 P阱區，連接於上述第一 P溝道MOS負載晶體 管以構成第一倒相器；第二 N溝道MOS驅動電晶體，形成於第二 P阱區，連接於上述第二 P溝道MOS負載晶體 管以構成第二倒相器；第一 N溝道MOS存取電晶體，形成於上述第一 P阱區，連接於上述第一倒相器；以及 第二 N溝道MOS存取電晶體，形成於上述第二 P阱區，連接於上述第二倒相器， 上述位線對對應於上述存儲單元列進行配置，上述供電單元在行方向上排列配置，分別在對應的存儲單元列中對在列方向延伸的上 述第一 P阱區、上述第二 P阱區和上述N阱區進行供電， 上述在行方向上排列配置的供電單元分別包括 對上述N阱區供給N阱電壓的電源線；以及 對上述第一和第二P阱區供給P阱電壓的電源線，上述供給N阱電壓的電源線配置於第一金屬布線層，上述位線對配置於第一金屬布線層上層的第二金屬布線層，上述供給P阱電壓的電源線配置於上述第二金屬布線層上層的第三金屬布線層。
全文摘要
本發明涉及可縮小布局面積的半導體存儲器件。在第1金屬布線層上設置供給N阱電壓(VDDB)的金屬(312)。金屬(312)通過共有接觸(216和219)與設置在N阱區內的有源層(300)進行電耦合，對N阱區供給N阱電壓(VDDB)。在第3金屬布線層上設置供給P阱電壓(VSSB)的金屬(332、333)。供給N阱電壓(VDDB)的金屬(312)因形成使用了第1金屬布線層的金屬的結構，故無需向下層的打基礎區域，只要確保P阱電壓(VSSB)的金屬(332、333)的向下層的打基礎區域即可。因此，可縮小供電單元(PMC)的Y方向的長度，並可縮小供電單元的布局面積。
文檔編號G11C8/08GK101950583SQ20101026500
公開日2011年1月19日 申請日期2007年5月11日 優先權日2006年5月11日
發明者石井雄一郎 申請人:瑞薩電子株式會社