移位寄存器、柵極驅動電路和顯示裝置的製作方法
2023-09-11 19:49:40 1
專利名稱：移位寄存器、柵極驅動電路和顯示裝置的製作方法
技術領域：
本實用新型涉及顯示器技術領域，尤其涉及一種移位寄存器、柵極驅動電路和顯示裝置。
背景技術：
陣列基板行驅動(Gate Driver on Array,簡稱GOA)技術是將柵極驅動單元集成於陣列基板上形成GOA單元，從材料成本和工藝步驟兩個方面可以達到降低產品成本的目的。在現有產品的設計中，特別是手機(Mobile)產品中，可實現雙向掃描的GOA電路已經廣泛應用，GOA電路由移位寄存器組成，例如圖1所示的移位寄存器，包括基本的充電單元1、上拉單元2和復位單元3,具體地,充電單元包括第一薄膜電晶體Ml,上拉單元I包括第三薄膜電晶體M3和第一電容Cl，復位單元包括第二薄膜電晶體M2和第四薄膜電晶體M4,由於上拉單元2中第三薄膜電晶體M3的尺寸(Size)較大，因此存在較大的寄生電容C2，如圖2所示，在第一階段Tl，即移位寄存器輸入端Input輸入高電平之前，第一時鐘信號輸出端CLK輸出高電平時，第一節點Pu的電壓本應為低電平，然而第一節點Pu的電壓通過第三薄膜電晶體M3的寄生電容C2被拉高，產生的小凸起A，而移位寄存器輸出端Output電壓由於第一電容Cl的耦合作用，也產生了小凸起B，即產生了噪聲，導致顯示畫面的不良。
實用新型內容本實用新型的實施例提供一種移位寄存器、柵極驅動電路和顯示裝置，減小了噪
聲的產生。為解決上述技術問題，本實用新型的實施例採用如下技術方案一種移位寄存器,包括充電單元，其一端連接於移位寄存器輸入端，另一端連接於第一節點；用於在輸出階段將移位寄存器輸出端電平拉高的上拉單兀,其一端連接於第一時鐘信號輸出端，其另一端連接於所述移位寄存器輸出端，其控制端連接於所述第一節點；用於對所述第一節點和移位寄存器輸出端進行復位的復位單元，所述復位單元連接於復位端、所述第一節點和移位寄存器輸出端；用於在所述移位寄存器輸入端輸入低電平的非輸出階段，將所述第一節點和/或移位寄存器輸出端電平拉低的電壓拉低單元，所述電壓拉低單元連接於所述第一節點和/或移位寄存器輸出端。所述電壓拉低單元包括第五薄膜電晶體，其柵極連接於所述第一節點，其漏極連接於低電平輸出端；第六薄膜電晶體，其柵極連接與所述第五薄膜電晶體的源極作為第二節點，其源極連接於所述第一節點，其漏極連接於低電平輸出端；第七薄膜電晶體，其柵極連接於所述第二節點，其源極連接於所述移位寄存器輸出端，其漏極連接於低電平輸出端；第八薄膜電晶體，其源極連接於高電平輸出端，其漏極連接於所述第二節點，其柵極連接於所述第一時鐘信號輸出端。第九薄膜電晶體，其源極連接於高電平輸出端，其漏極連接於所述第二節點，其柵極連接於所述第二時鐘信號輸出端。所述第五薄膜電晶體的寬長比大於所述第八薄膜電晶體和所述第九薄膜電晶體的寬長比。所述充電單元包括第一薄膜電晶體，其柵極連接於所述移位寄存器輸入端，其源極連接於電源，其漏極連接於所述第一節點。所述上拉單元包括第三薄膜電晶體，其柵極連接於所述第一節點，其源極連接於所述第一時鐘信號輸出端；第一電容，其兩端分別連接於所述第一節點和移位寄存器輸出端。所述復位單元包括第二薄膜電晶體，其柵極連接於所述復位端，其源極連接於所述第一節點，其漏極連接於電源；第四薄膜電晶體，其柵極連接於所述第二時鐘信號輸出端，其源極連接於所述移位寄存器輸出端，其漏極連接於低電平輸出端。所述第一薄膜電晶體的源極連接於電源正極，所述第二薄膜電晶體漏極連接於電源負極；或者所述第一薄膜電晶體的源極連接於電源負極，所述第二薄膜電晶體漏極連接於電源正極。—種柵極驅動電路，包括上述的移位寄存器。一種顯示裝置，包括上述的柵極驅動電路。本實用新型實施例中的移位寄存器、柵極驅動電路和顯示裝置，在非輸出階段，移位寄存器輸入端輸入低電平時，由於拉低第一節點電壓至低電平，以使移位寄存器輸出端電壓保持被拉低的狀態，或者直接拉低移位寄存器輸出端電壓，使得移位寄存器輸出端電壓不會受到上拉單元中寄生電容的影響。從而避免了現有技術中第一時鐘信號輸出端輸出高電平時，由於第三薄膜電晶體的寄生電容而使輸出端電壓產生的小凸起，即減少了導致顯示畫面不良的噪聲的產生。
為了更清楚地說明本實用新型實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本實用新型的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。圖1為現有技術中一種移位寄存器的示意圖；圖2為圖1中移位寄存器各處的信號波形示意圖；圖3為本實用新型實施例中一種移位寄存器的示意圖；[0034]圖4為圖3中移位寄存器各處的信號波形示意圖；圖5為本實用新型實施例中另一種移位寄存器的意圖；圖6為圖5中移位寄存器各處的信號波形示意圖；圖7為本實用新型實施例中另一種移位寄存器的意圖；圖8為本實用新型實施例中另一種移位寄存器的不意圖。
具體實施方式
下面將結合本實用新型實施例中的附圖，對本實用新型實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本實用新型一部分實施例，而不是全部的實施例。基於本實用新型中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬於本實用新型保護的範圍。如圖3所示，本實用新型實施例提供了一種移位寄存器，包括充電單元1，其一端連接於移位寄存器輸入端Input,另一端連接於第一節點Pu,具體地，如圖4所示，移位寄存器的工作過程通常包括四個階段第一階段Tl、第二階段T2、第三階段T3 (即輸出階段)和第四階段T4，移位寄存器輸入端Input輸入高電平時，充電單元I將第一節點Pu充電至高電平；用於在輸出階段將移位寄存器輸出端Output電平拉高的上拉單元2，其一端連接於第一時鐘信號輸出端CLK，其另一端連接於移位寄存器輸出端Output，其控制端連接於第一節點Pu，具體地，當第一節點Pu為高電平且第一時鐘信號輸出端CLK輸出高電平時，上拉單元2將移位寄存器輸出端Output電平拉高；用於對第一節點Pu和移位寄存器輸出端Output進行復位的復位單元3,復位單元3連接於復位端Reset、第一節點Pu和移位寄存器輸出端Output,具體地,復位端Reset連接下一級移位寄存器的輸出端，用於使第一節點Pu和移位寄存器輸出端Output復位；用於在移位寄存器輸入端Input輸入低電平的非輸出階段，將第一節點Pu和/或移位寄存器輸出端Output電平拉低的電壓拉低單元4,電壓拉低單元4連接於第一節點Pu和/或移位寄存器輸出端Output。具體地，電壓拉低單元4可以連接於第一時鐘信號輸出端CLK，在非輸出階段，當移位寄存器輸入端Input輸入低電平時，電壓拉低單元4響應於第一時鐘信號將第一節點Pu的電平拉低。電壓拉低單兀4還可以連接於與第一時鐘信號輸出端CLK輸出相反時鐘信號的第二時鐘信號輸出端CLKB,如圖6所不,在非輸出階段，電壓拉低單兀4響應於第二時鐘信號將移位寄存器輸出端Output的電平拉低。在第一階段Tl，輸入端Input輸入低電平時，由於拉低第一節點Pu電壓至低電平，以使輸出端Output電壓保持被拉低的狀態；或者直接拉低輸出端Output電壓。使得輸出端Output電壓不會受到上拉單元2中寄生電容的影響。如圖2所示，在第一階段Tl，現有技術中第一時鐘信號輸出端CLK輸出高電平時，由於第三薄膜電晶體M3的寄生電容使第一節點Pu產生小凸起A,進而造成輸出端Output的電壓產生小凸起B。本實用新型實施例中的移位寄存器，電壓拉低單元保證了在非輸出階段，當移位寄存器輸入端輸入低電平時，移位寄存器輸出端保持被拉低的狀態，從而避免了現有技術中第一時鐘信號輸出端輸出高電平時，由於上拉單元中寄生電容而使輸出端電壓產生的小凸起，即減少了導致顯示畫面不良的噪聲的產生。如圖5所示，進一步地，上述充電單元I包括第一薄膜電晶體M1，其柵極連接於移位寄存器輸入端Input，其源極連接於電源，具體可以為電源正極VDD。上述上拉單元2包括第三薄膜電晶體M3，其柵極連接於第一節點Pu，其源極連接於第一時鐘信號輸出端CLK ;第一電容Cl,其兩端分別連接於第一節點Pu和移位寄存器輸出端 Output。上述復位單元3包括第二薄膜電晶體M2，其柵極連接於復位端Reset，其源極連接於第一節點Pu，其漏極連接於電源，具體可以為電源負極VSS ;第四薄膜電晶體M4，其柵極連接於第二時鐘信號輸出端CLKB，其源極連接於移位寄存器輸出端Output，其漏極連接於低電平輸出端VGL。具體地，電壓拉低單元4包括第五薄膜電晶體M5，其柵極連接於第一節點Pu，其漏極連接於低電平輸出端VGL ；第六薄膜電晶體M6，其柵極連接與第五薄膜電晶體M5的源極作為第二節點Pd，其源極連接於第一節點Pu，其漏極連接於低電平輸出端VGL ;第七薄膜電晶體M7，其柵極連接於第二節點Pd，其源極連接於移位寄存器輸出端Output，其漏極連接於低電平輸出端VGL ;第八薄膜電晶體M8，其源極連接於高電平輸出端VGH，其漏極連接於第二節點Pd，其柵極連接於第一時鐘信號輸出端CLK ;第九薄膜電晶體M9，其源極連接於高電平輸出端VGH，其漏極連接於第二節點Pd，其柵極連接於第二時鐘信號輸出端CLKB ;第五薄膜電晶體M5的寬長比大於第八薄膜電晶體M8和第九薄膜電晶體M9的寬長比。第一時鐘信號輸出端CLK與第二時鐘信號輸出端CLKB輸出相反的時鐘信號。電源負極VSS和低電平輸出端VGL都輸出低電平，電源正極VDD和高電平輸出端VGH都輸出高電平。具體地，以下通過移位寄存器的工作過程來詳細說明本實用新型實施例的技術方案。首先，第一至第四開關管Ml M4和第一電容Cl實現最基本的移位寄存功能，如圖6所示，在第二階段T2，即當移位寄存器輸入端Input輸入高電平時，第一薄膜電晶體Ml導通，從而使電源正極VDD對第一節點Pu充電，在第三階段T3，即輸出階段，當第一時鐘信號輸出端CLK輸出高電平時，第三薄膜電晶體M3導通，移位寄存器輸出端Output輸出與第一時鐘信號輸出端CLK相同的脈衝信號，同時由於第一電容Cl的作用使第一節點Pu的電壓被進一步拉高，之後在第四階段T4，復位端Reset和第二時鐘信號輸出端CLKB輸出的高電平將第二薄膜電晶體M2和第四薄膜電晶體M4打開，將第一節點Pu和移位寄存器輸出端Output的電平拉低。在第一階段Tl,即第一時鐘信號輸出端CLK輸出第一個高電平信號時,第八薄膜電晶體M8導通，由於其源極連接於高電平輸出端VGH，因此第二節點Pd的電平被拉高，即第六薄膜電晶體M6和第七薄膜電晶體M7的柵極是高電平而導通，此時第一節點Pu和移位寄存器輸出端Output的電平被拉低。從而避免了現有技術中第一時鐘信號輸出端CLK輸出高電平時，由於第三薄膜電晶體M3的寄生電容而使第一節點Pu和移位寄存器輸出端Output的電壓產生小凸起。即實現了在非輸出階段，移位寄存器輸入端Input輸入低電平時，將第一節點Pu和移位寄存器輸出端Output電平拉低。同時，由於使用第八薄膜電晶體M8和第九薄膜電晶體M9來控制第二節點Pd的電壓，使第二節點Pd電壓在99%的狀態下都是高電平，保證第一節點Pu和移位寄存器輸出端Output電平在除了正常輸出的情況下都是處於被拉低的狀態，從而減少了噪聲的影響。正常輸出的情況為第二階段T2，即輸出入Input電壓為高電平時，由於第五薄膜電晶體M5的寬長比大於第八薄膜電晶體M8和第九薄膜電晶體M9的寬長比，以保證第二節點Pd的電壓為低電平而不是高電平。需要說明的是，對於雙向掃描的柵極驅動電路，電源正極VDD和電源負極VSS可以互換，即還可以為第一薄膜電晶體Ml的源極連接於電源負極VSS，第二薄膜電晶體M2漏極連接於電源正極VDD。上述移位寄存器還可以為其他結構。例如，如圖7所示，第一薄膜電晶體Ml的柵極和源極可以都連接移位寄存器輸入端Input，或者如圖8所示，充電單元I可以包括第一薄膜電晶體Ml和第十薄膜電晶體M10，第一薄膜電晶體Ml的柵極和源極都連接於移位寄存器輸入端Input，其漏極連接於第一節點Pu，第十薄膜電晶體MlO的源極連接於移位寄存器輸入端Input，其柵極連接於第二時鐘信號輸出端CLKB，其漏極連接於第一節點Pu。另外，復位單元3中第四薄膜電晶體M4的柵極可以連接復位端Reset。另外，如圖7所示，電壓拉低單元4可以只由第五薄膜電晶體M5、第八薄膜電晶體M8、第六薄膜電晶體M6和/或第七薄膜電晶體M7組成。本實用新型實施例中的移位寄存器，由於可以控制第二節點電壓在除了正常輸出的情況下都是高電平，從而保證了第一節點和輸出端電壓在除了正常輸出的情況下都是處於被拉低的狀態，進而避免了現有技術中第一時鐘信號輸出端輸出高電平時，由於第三薄膜電晶體的寄生電容而使輸出端電壓產生的小凸起，即減少了導致顯示畫面不良的噪聲的產生。本實用新型實施例還提供了一種柵極驅動電路，包括上述的移位寄存器。具體地，除第一級移位寄存器和最後一級移位寄存器外，每級移位寄存器的輸入端連接上一級移位寄存器的輸出端，輸出端連接於下一級移位寄存器的輸入端，復位端連接於下一級移位寄存器的輸出端；其中，第一級移位寄存器的輸入端連接幀起始信號(STV)，第一級移位寄存器的輸出端連接第二級移位寄存器的輸入端，復位端連接於第二級移位寄存器的輸出端；其中，最後一級移位寄存器的輸入端連接上一級移位寄存器的輸出端，輸出端連接於上一級移位寄存器的復位端，或者，輸出端連接於上一級移位寄存器的復位端和本級的復位端。第奇數個移位寄存器的時鐘信號端輸入系統第一時鐘信號，第偶數個移位寄存器的時鐘信號端輸入系統第二時鐘信號，第一時鐘信號與第二時鐘信號周期性交替。移位寄存器的具體結構和工作過程與上述實施例相同，在此不再贅述。本實用新型實施例中的柵極驅動電路，電壓拉低單元保證了在非輸出階段，當移位寄存器輸入端輸入低電平時，移位寄存器輸出端保持被拉低的狀態，從而避免了現有技術中第一時鐘信號輸出端輸出高電平時，由於第三薄膜電晶體的寄生電容而使輸出端電壓產生的小凸起，即減少了導致顯示畫面不良的噪聲的產生。本實用新型實施例還提供一種顯示裝置，包括上述的柵極驅動電路。以上所述，僅為本實用新型的具體實施方式
，但本實用新型的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本實用新型揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本實用新型的保護範圍之內。因此，本實用新型的保護範圍應以所述權利要求的保護範圍為準。
權利要求1.一種移位寄存器，其特徵在於，包括 充電單元，其一端連接於移位寄存器輸入端，另一端連接於第一節點； 用於在輸出階段將移位寄存器輸出端電平拉高的上拉單兀，其一端連接於第一時鐘信號輸出端，其另一端連接於所述移位寄存器輸出端，其控制端連接於所述第一節點； 用於對所述第一節點和移位寄存器輸出端進行復位的復位單元，所述復位單元連接於復位端、所述第一節點和移位寄存器輸出端； 用於在所述移位寄存器輸入端輸入低電平的非輸出階段，將所述第一節點和/或移位寄存器輸出端電平拉低的電壓拉低單元，所述電壓拉低單元連接於所述第一節點和/或移位寄存器輸出端。
2.根據權利要求1所述的移位寄存器，其特徵在於， 所述電壓拉低單元包括 第五薄膜電晶體，其柵極連接於所述第一節點，其漏極連接於低電平輸出端； 第六薄膜電晶體，其柵極連接與所述第五薄膜電晶體的源極作為第二節點，其源極連接於所述第一節點，其漏極連接於低電平輸出端； 第七薄膜電晶體，其柵極連接於所述第二節點，其源極連接於所述移位寄存器輸出端，其漏極連接於低電平輸出端； 第八薄膜電晶體，其源極連接於高電平輸出端，其漏極連接於所述第二節點，其柵極連接於所述第一時鐘信號輸出端。
3.根據權利要求2所述的移位寄存器，其特徵在於，還包括 第九薄膜電晶體，其源極連接於高電平輸出端，其漏極連接於所述第二節點，其柵極連接於第二時鐘信號輸出端。
4.根據權利要求3所述的移位寄存器，其特徵在於，還包括 所述第五薄膜電晶體的寬長比大於所述第八薄膜電晶體和所述第九薄膜電晶體的寬長比。
5.根據權利要求1至4中任意一項所述的移位寄存器，其特徵在於， 所述充電單元包括第一薄膜電晶體，其柵極連接於所述移位寄存器輸入端，其源極連接於電源，其漏極連接於所述第一節點。
6.根據權利要求5所述的移位寄存器，其特徵在於， 所述上拉單元包括 第三薄膜電晶體，其柵極連接於所述第一節點，其源極連接於所述第一時鐘信號輸出端; 第一電容，其兩端分別連接於所述第一節點和移位寄存器輸出端。
7.根據權利要求6所述的移位寄存器，其特徵在於， 所述復位單元包括 第二薄膜電晶體，其柵極連接於所述復位端，其源極連接於所述第一節點，其漏極連接於電源； 第四薄膜電晶體，其柵極連接於第二時鐘信號輸出端，其源極連接於所述移位寄存器輸出端，其漏極連接於低電平輸出端。
8.根據權利要求7所述的移位寄存器，其特徵在於，所述第一薄膜電晶體的源極連接於電源正極，所述第二薄膜電晶體漏極連接於電源負極； 或者所述第一薄膜電晶體的源極連接於電源負極，所述第二薄膜電晶體漏極連接於電源正極。
9.一種柵極驅動電路，其特徵在於，包括如權利要求1至8中任意一項所述的移位寄存器。
10.一種顯示裝置，其特徵在於，包括如權利要求9所述的柵極驅動電路。
專利摘要本實用新型公開了一種移位寄存器、柵極驅動電路和顯示裝置，涉及顯示器技術領域，減小了噪聲的產生。該移位寄存器包括充電單元，其一端連接於移位寄存器輸入端，另一端連接於第一節點；用於在輸出階段將移位寄存器輸出端電平拉高的上拉單元，其一端連接於第一時鐘信號輸出端，其另一端連接於移位寄存器輸出端，其控制端連接於第一節點；用於對第一節點和移位寄存器輸出端進行復位的復位單元，復位單元連接於復位端、第一節點和移位寄存器輸出端；用於在所述移位寄存器輸入端輸入低電平的非輸出階段，將第一節點和/或移位寄存器輸出端電平拉低的電壓拉低單元，電壓拉低單元連接於第一節點和/或移位寄存器輸出端。
文檔編號G09G3/20GK202838909SQ201220532370
公開日2013年3月27日 申請日期2012年10月17日 優先權日2012年10月17日
發明者王世君 申請人:北京京東方光電科技有限公司