用於靜電放電保護的多疊層電源箝位電路的製作方法
2023-10-05 20:12:39
專利名稱：用於靜電放電保護的多疊層電源箝位電路的製作方法
技術領域：
本專利一般涉及靜電放電保護系統，尤其涉及用於在靜電放電期間滲漏(sinking)電流的保護電路。
背景靜電放電(ESD)指的是由在特定集成電路封裝上或在人類處理該特定IC封裝時靜電荷累積引起的短時間高電流的靜電放電現象。ESD事件會對集成電路(IC)和其他微電子設備的製造和性能、包含這些設備的系統以及生產它們的製造設施產生嚴重危害。矽工藝技術的進步使得集成電路中的電晶體向更小尺寸發展。而電晶體尺寸的減小又使得電路對ESD事件的損害更為敏感。
隨著人們進入新千年，電子工業繼續按比例縮減微電子結構以實現更快、更新的器件以及每一單位面積更多的結構。ESD仍然是使用電子工業中所使用的各種新技術(諸如亞微米器件技術、高速工作系統、更高級的工廠自動化等)生產的按比例縮減的結構的威脅。隨著集成電路器件密度的增加及其工作電源電壓的降低，集成電路變得對ESD的影響更為敏感。尤其是，因為可能會毀壞整個IC，所以ESD是半導體器件的一個嚴重問題。因為ESD事件經常發生在附連至IC封裝終端的矽電路兩端，所以電路設計人員將其努力集中在研發用於這些敏感電路的足夠的保護機制上。
一種解決方案是使用接地的柵極電晶體作為簡單的ESD保護電路。該電晶體被配置成二極體並且具有比柵極電介質擊穿電壓更低的漏極結擊穿電壓。雖然這種電路為防止ESD事件提供了某些保護，但是ESD保護電路還應該能夠通過讓大電流在短時間內非破壞性地通過低阻抗路徑來保護IC免於靜電放電。
已知作為電源箝位的電子電路長久以來起到在ESD事件期間保護功率軌道的功能。
圖1示出了每一個本領域普通技術人員都周知的示例性集成電路。圖1示出了帶有用於接收從電源電路14外部提供的高電源電壓的電壓源輸入連接12的集成電路10。提供了ESD保護電路16以保護被設計成執行預定功能的內部電路18免於靜電放電。如下將詳細描述ESD保護電路16。集成電路10可以是接收電源電壓的任何種類的集成電路，包括但不限於處理器、控制器、存儲器設備、專用集成電路(ASIC)等等。
因為某些標準化的或傳統的電源電壓會高到足以引發在集成電路中使用的金屬氧化物半導體(MOS)器件內過早的故障，所以需要重新設計的箝位電路來對高電壓管腳提供ESD保護。稱為耐壓箝位或多疊層箝位的這些電路通過自生成低到足以附連至MOS器件而不會導致損壞的偏壓就能承受高電壓。
理想的偏壓電路應該具有低功耗、強電流驅動以及箝位的ESD性能的有限劣化的特性。可以將低功耗定義為與箝位的總功耗相比忽略不計。必須通過強電流驅動在保持目標上的偏壓的同時驅動大負載的能力來測量強電流驅動。另一方面，應該通過對在各種工作條件下箝位的脈衝電流-電壓特性的微小移動來證明ESD性能的有限劣化。
圖2示出了現有技術的耐壓箝位電路20的一個示例性實現。箝位電路20包括由在節點28和30之間的器件24和26形成的分壓器22、包括器件34以及其它器件的控制器電路32、以及具有電流滲漏器件電晶體38和40的電流滲漏器件36。由電流滲漏器件36使用的電晶體38和40可以是常用的電晶體中的任一種。例如，電流滲漏器件36的示例性實現的電晶體38和40可以是p溝道電晶體。
箝位電路的分壓器，諸如分壓器22生成偏壓或基準電壓，因此可稱其為基準電壓發生器或偏壓發生器。如圖2所示，現有技術的簡單的分壓器22用於將節點28上的高電源電壓降低至節點30上較低的電壓。對於箝位電路20，分壓器22上主要的負載是通過n溝道器件34的亞閾值漏電流。對於電阻性分壓器，該負載與分壓器本身的流耗相比應較小以保持良好的分壓。該要求在其中使用了帶有非線性電流-電壓特性的二極體連接的p溝道器件24和26來代替電阻性元件的分壓器22中有所放寬。當被定義為通過器件26的電流的分壓器22的流耗與負載的流耗可比或甚至小於負載流耗時就能夠實現合理的分壓。因為器件34通常遠小於器件24和26，並且因為分壓器22的流耗與通過器件34的漏電流可比，所以能夠將分壓器22優化成消耗與總箝位漏電流相比較小的漏電流。
控制器電路32耦合至電流滲漏器件36的控制節點，使得控制器電路32將該控制節點耦合至地電位，這就使得從控制節點到地電位的壓降在電源連接28上的ESD事件期間小於諸如控制器電晶體34等n溝道電晶體的閾值電壓。控制器電路32的工作在美國專利第5,956,219號中有更詳細的闡述，該專利全文結合在此。
與使用箝位電路20相關聯的問題之一是僅僅基於特定的負載條件才能夠優化分壓器22的漏電流。儘管器件34的亞閾值漏電流是溫度和其它工藝變化的強函數，但這些變化不會在相同程度上影響分壓器22內的器件。為了確保所有合理使用條件下的理想分壓，分壓器22的電流驅動必須增加以滿足室溫、快速工藝扭斜(process skew)的改變等最差情況的條件。不幸的是，這可能會導致嚴重的過度設計，而這會迫使分壓器22的流耗在典型的工作條件下變為總箝位漏電流的一大部分。
類似地，為從整體上降低箝位電路的功耗，還期望一種改進的電壓生成子電路。在圖3中公開的現有技術的箝位電路50試圖通過使用由模擬電壓跟隨器54緩衝並由控制器電路56跟隨的低漏電流分壓器52來解決這一問題。在箝位電路50中，電壓跟隨器54提供了低輸出電阻以驅動通過控制器器件58的漏電流，並僅對分壓器52呈現了一個小負載，使得分壓器的流耗能夠保持為低。不幸的是，為了讓電壓跟隨器54有效地工作，電壓跟隨器54的輸入和輸出必須相差一個閾值電壓加上接通電壓跟隨器54中一個電晶體所需的非指定電壓量。結果，難以使用箝位電路50來生成高度精確的偏壓。這是電路技術進步中一個愈發重要的問題，因為隨著IC中該電晶體可承受的最大電壓在每個工藝生成中的下降，基準電壓的精度變得更為關鍵。
為了解決上述問題，期望提供一種改進的ESD箝位電路，其中該箝位電路的內部偏壓可以在整個工藝變化範圍內精確地跟蹤電源並且該箝位電路可以在大範圍的工作條件下以最小的漏電流工作。
附圖簡述本發明以示例而非限制的方式示出於附圖中，在附圖中相似的標號指示類似的元素，並且附圖中圖1示出了一個示例性集成電路的框圖；圖2示出了現有技術的電壓容限箝位電路的一個示例性實現；
圖3示出了現有技術的耐壓箝位電路的另一個示例性實現；圖4示出了帶有改進的偏壓生成的二疊層箝位電路的框圖；圖5示出了圖4的二疊層箝位電路的示例性電路圖；圖6示出了圖5的箝位電路的仿真的脈衝電流-電壓特性；圖7示出了帶有互補的自偏置差分放大器的二疊層箝位電路的示例性電路圖；圖8示出了帶有改進的偏壓生成的三疊層箝位電路的示例性電路圖；圖9示出了帶有柵極漏電流轉向電阻器的二疊層箝位電路的示例性電路圖；圖10示出了帶有柵極漏電流轉向旁柵的二疊層電壓容限箝位電路的示例性電路圖；圖11示出了帶有柵極漏電流轉向PMOS的二疊層電壓容限箝位電路的示例性電路圖；圖12示出了帶有柵極漏電流轉向PFET的三疊層電壓容限箝位電路的示例性電路圖。
示例的詳細描述在以下對多種不同實施例的詳細描述中，將對形成說明書一部分並且其中以圖示方式示出可以實現本專利的具體實施例的附圖做出參考。在附圖中，相似的標號在各附圖中都描述基本類似的部件。將用充分的細節描述這些實施例以使得本領域普通技術人員能夠實踐本專利。可以利用其他實施例並且可以做出結構、邏輯和電學上的改變而不背離本專利的範圍。因此，以下詳細描述不出於限制的意義，並且本專利的範圍僅由所附權利要求書連同授予這些權利要求的全範圍的等效技術方案所限定。
本發明的一個實施例示出了具有用於提供改進的偏壓的差分放大器的二疊層ESD箝位電路。更具體地，該ESD箝位電路包括分壓器、差分放大器、電壓跟隨器、控制電路和滲漏電路。差分放大器能夠通過負反饋設置電壓跟隨器兩端所需的壓降。於是，差分放大器的增益就趨於提升電壓跟隨器的輸入直到差分放大器的兩輸入處於相同電位。
本專利的一個可選實施例示出了具有用於提供改進的偏壓的差分放大器的多疊層ESD箝位電路。
本專利的又一個實施例示出了具有連接箝位電路的電流滲漏電路內的第一電晶體器件的漏極與該電流滲漏電路內的第二電晶體器件的柵極的電阻器，其中該電阻器允許降低該第二電晶體漏極上的電流負載。
本專利的另一個實施例示出了具有連接箝位電路的電流滲漏電路內的第一電晶體器件的漏極與該電流滲漏電路內的第二電晶體器件的柵極的旁路FET，其中該旁路FET允許降低該第二電晶體漏極上的電流負載。
本專利的再一個實施例示出了具有連接箝位電路的電流滲漏電路內的第一電晶體器件的漏極與該電流滲漏電路內的第二電晶體器件的柵極的柵極接地p溝道FET，其中該p溝道FET允許降低該電流滲漏電路內的第二電晶體漏極上的電流負載。
現參考附圖，圖4示出了帶有改進的偏壓生成的示例性二疊層箝位電路100的框圖。箝位電路100包括經由差分放大器104連接至電壓跟隨器106的分壓器102，而該電壓跟隨器106又連接至控制電流滲漏器件110的控制器電路108。在圖5中更詳細地示出了該二疊層箝位電路100的具體實現。
具體參見圖5，分壓器102是包括串聯電晶體112至122的低漏電流分壓器，，並且經由旁柵電晶體124連接至電壓源。分壓器102在偏置點126處為差分放大器104提供基準或偏置電壓。
差分放大器104包括電晶體130至138。差分放大器104趨於提升對電壓跟隨器106的輸入，直到對電晶體134和136的輸入處於同一電位。於是，差分放大器104就通過負反饋設置電壓跟隨器106兩端的所需的壓降。通常，分壓器102和電壓跟隨器106僅要求小量的漏電流，因此為了將箝位電路100的總流耗保持在較小的量，就有必要將差分放大器104的流耗也保持在低水平。
二疊層箝位電路100通過將電晶體138的柵極偏置在低電壓處來實現通過差分放大器104的低水平電流。在電晶體138柵極處的低偏壓可以從分壓器102的電晶體112至122提供的各節點中的任何一個獲取。為確保由柵極漏電流引起的電晶體138內的負載不會擾亂由分壓器102提供的電壓基準，電晶體138的尺寸可以做得相對較小。通過差分放大器104的較低的電流量也降低了差分放大器104的速度。此外，差分放大器104僅需要提供DC電壓基準，因此通常可以不考慮差分放大器104開關速度的下降。然而，差分放大器104的增益影響由差分放大器104提供的電壓基準的精度，因此，差分放大器104的增益是優化的主要目標。通過各種仿真，已示出可以在與箝位電路100的總箝位漏電流相比更小的水平處實現對差分放大器104的可接受增益水平。
由於差分放大器104的使用，使得偏壓發生器的電流驅動有著極寬的範圍，通常比上述圖2和圖3中公開的傳統箝位電路要寬得多。當電壓跟隨器106輸出處的負載過大時，例如在超負荷(burn-in)條件下，電壓跟隨器106的輸入電壓可以浮動到與差分放大器104可以允許的輸出一樣高。另一方面，在諸如低溫或緩慢的工藝拐角等導致低漏電流的條件下，電壓跟隨器106的輸入電壓也可以浮動回到較低的水平。電壓跟隨器106的輸入電壓的這一靈活性是使用差分放大器104的結果。圖2和圖3中的傳統箝位電路無法提供這一靈活性。於是，對差分放大器104的使用就允許箝位電路100在不同範圍的工作條件下提供精確的電壓基準。
電壓跟隨器106由電晶體140至144組成，並且經由可變電阻器148連接至電源146。而控制器108由多個電晶體150至164和電阻器(圖5中未示出)組成。最後，電流滲漏器件110包括電晶體170和172。差分放大器104、電壓跟隨器106和控制器108的設計對本領域的普通技術人員來說是公知的，因而在此就不做進一步的討論。
為了確保添加差分放大器104不會對箝位電路100的功能產生負面影響，確信電壓跟隨器電晶體140在中間節點180上施加基準電壓的趨勢不會勝過控制器電晶體164接通ESD箝位電路110的電晶體172的能力是很重要的。這可以通過使得電壓跟隨器電晶體140的溝道寬度相比控制器電晶體164的溝道寬度較小來實現，這樣控制器電晶體164就始終能接通電流滲漏器件電晶體172。結果，在穩定狀態和正常工作期間，控制器電晶體164截止，而電壓跟隨器電晶體142在控制之下。
用於在ESD事件期間降低電壓跟隨器電晶體140的強度的一種可選解決方案是在分壓器102頂部使用旁柵電晶體124，該電晶體可以在ESD事件期間截止以降低差分放大器電晶體136上的柵極電壓。箝位電路100的另一個實施例可以具有連接在差分放大器電晶體136和地之間的電容器，使得差分放大器電晶體136的柵極電壓在整個ESD事件中都保持為低。
在以上討論的多個實施例的每一個中，要求以上的任何改變都不會在ESD期間影響箝位電路100的性能。圖5中示出的用於箝位電路100的實施例的仿真結果在圖6所示的圖表200中示出。具體地，圖表200描繪了用於帶有差分放大器的箝位電路(已修改箝位電路)和不帶差分放大器的箝位電路(未修改箝位電路)的箝位電壓和箝位電流之間的關係。如可從圖表200中所見到的，帶有差分放大器104的箝位電路100的性能與不帶差分放大器的箝位電路相比沒有劣化。
在各種工作條件下包括中間節點180處電壓、箝位電路100的氧化物壽命和用於箝位電路100的漏電流數據的仿真結果明確地示出了箝位電路100在包括高壓和高溫條件在內的寬範圍工作條件下對中間節點180處的電壓有著更強的控制。例如，在電壓為3.08V和溫度為125℃的工作條件下，與箝位電路20和50各自的高得多的158.7mV和106mV的偏差相比，箝位電路100僅導致21.5mV的偏差。中間節點電壓的更低的偏差允許更高精度地進行對箝位電路100的故障時間(time-to-failure)研究。
類似地，仿真結果還示出了除了對中間節點電壓有著更好控制的這一優勢之外，儘管箝位電路20和50的最差情況氧化物壽命僅有約7年，但箝位電路100的最差情況氧化物壽命則接近51年。最差情況下氧化物壽命的延長還為箝位電路100的工作提供了更寬的安全餘量。
此外，即使當漏電流被高度優化因而僅有約7年壽命時，箝位電路20的漏電流也比箝位電路100要高得多。仿真結果還顯示雖然箝位電路50可以給出比箝位電路100略低的箝位電流，但是箝位電路50無法滿足提供精確且穩定的電壓基準的關鍵準則。注意到，在更高溫度處，箝位電路20和100之間漏電流改進的明顯度降低。產生這一降低的改進是因為在更高溫度處，箝位電路20的電流滲漏電晶體38和40的漏電流支配了分壓器22的漏電流，而箝位電路100的電晶體170和172的漏電流則支配了分壓器102的漏電流。
然而，對於諸如在實時時鐘服務中工作的電池等的漏電流敏感的應用來說，通常需要讓室溫下的漏電流最小以滿足產品規格，並且箝位電路100能夠提供更大的靈活性來滿足這些要求。此外，如表格1和2所示，箝位電路20和50很容易受到工藝改變的影響，而箝位電路100在此方面的敏感性較低，因而為高性能90nm工藝而設計的箝位電路100也可以用於低功率90nm工藝。另一方面，雖然為高性能90nm工藝而設計的箝位電路20可以用於低功率90nm工藝，但是在此情況下箝位電路20的分壓器22在被用於諸如低功率90nm工藝等低漏電流工藝中時會被嚴重地過度設計。此外，增加了電晶體漏電流和/或降低了分壓器內的電流驅動的工藝改變會導致箝位電路20和50的氧化物壽命縮短。與此相比，具有更強電壓基準的箝位電路100在常規工藝改變中繼續存在的機會要大的多。
雖然以上箝位電路100的實現使用了簡單的有源負載差分放大器104作為增益元件，但是也可以使用其他能提供高增益和低漏電流的差分放大器。圖7示出了連接在分壓器102和電壓跟隨器106之間的使用互補自偏置差分放大器222的箝位電路220的示例。注意到，諸如級聯放大器等的其他差分放大器也可用來提高增益。
雖然在圖2、3、5和7中示出的箝位電路20、50、100和220的不同實現使用了諸如電流滲漏器件110等二疊層箝位電路，但是也可以使用多疊層電流滲漏器件來容易地生成這些箝位電路。作為一個示例，圖8公開了具有三疊層電流滲漏器件242和偏壓發生器244的箝位電路240，其中偏壓發生器244包括共用分壓器246、帶有將偏壓提供給三疊層電流滲漏器件242的一個疊層的第一電壓跟隨器250的第一差分放大器248、以及帶有將偏壓提供給三疊層電流滲漏器件242的另一個疊層的第二電壓跟隨器254的第二差分放大器252。箝位電路240還包括將第一電壓跟隨器250和第二電壓跟隨器254連接至三疊層電流滲漏器件242的控制器電路256。
對在圖2、3、5、7和8中示出的箝位電路20、50、100、220和240進行的描述是參考180nm技術器件的上下文做出的。從行業中日益流行的130nm技術器件開始，柵極漏電流現象就變得明顯。通常柵極漏電流可以被描述為由於電晶體器件的柵極和漏極重疊區域下會導致帶-帶隧道效應(band-to-band tunneling effect)的高電場而引起的電晶體器件的柵極和漏極之間的漏電流。現已顯示出集成電路器件內的柵極漏電流效應在不久的將來會變得可與亞閾值漏電流相比。
鑑於這一可能性，就需要重新分析上述電路以重新考慮箝位電路的偏壓發生器需要處理的柵極漏電流對電流負載的影響。例如，考慮圖2中的箝位電路20，分壓器22上電流負載的最大的新的增加是添加至控制器電晶體34的現有亞閾值漏電流的通過電流滲漏器件40的柵極-源極漏電流。如果電晶體34和40中每一個的柵極漏電流都與它們的亞閾值漏電流可比，則因為電流滲漏器件40相比控制器電晶體34更大的尺寸，通過電流滲漏器件40的柵極漏電流實際上會降低通過控制器電晶體34的漏電流。還存在影響電流負載的通過控制電晶體34和42的柵極漏電流，但它們與器件40的柵極漏電流相比較小，這仍然是因為電流滲漏器件40相對較大的尺寸。這些柵極漏電流的每一個都會增加分壓器22的電流驅動要求，它們中的大部分都被分壓器22中的器件26無效地使用。
此外，當電流滲漏器件40的柵極漏電流在較大的器件上擴散時，相同量的電流加上通過器件26的無效電流都需要通過相對較小的器件24。所得的通過器件24的電流密度可能會高到足以要求分壓器22的設計人員考慮電遷移和其他長期穩定性問題。電流滲漏器件40的高柵極漏電流連同控制器電晶體34和42的柵極漏電流對諸如分壓器22等簡單分壓器施加了極大的壓力。因此，就需要如圖5所示的分壓器102的更強的電壓基準。
雖然存在流經電流滲漏電晶體40的大量柵極-漏極電流，但是也存在流經電流滲漏電晶體38的類似量的柵極-漏極電流。於是，電流滲漏電晶體40的漏極就不僅支持電流滲漏電晶體40的亞閾值漏電流，還支持兩劑量的柵極-漏極漏電流，即電流滲漏電晶體38和電流滲漏電晶體40的柵極-漏極漏電流。於是，如果能夠將電流滲漏電晶體38的柵極-漏極漏電流導入電流滲漏電晶體40的柵極，則電流滲漏電晶體40的漏極就僅需要支持一劑量的柵極-漏極漏電流的亞閾值漏電流，即電流滲漏電晶體40的柵極-漏極漏電流。在實踐中可以通過將電阻器或旁路FET連接在電流滲漏電晶體38的漏極和電流滲漏電晶體40的柵極之間來實現。
圖9示出了帶有分壓器272、差分放大器274、電壓跟隨器276、控制電路278和電流滲漏器件280的箝位電路270的一種替換實現，其中電流滲漏器件280包括電流滲漏電晶體282和電流滲漏電晶體284，其中電阻器286連接在電流滲漏電晶體282的漏極和電流滲漏電晶體284的柵極之間。電阻器286允許將電流滲漏電晶體282的柵極-漏極漏電流導向電流滲漏電晶體284的柵極，這就降低了電流滲漏電晶體284漏極上的電流負載。
圖10示出了帶有分壓器302、差分放大器304、電壓跟隨器306、控制電路308和電流滲漏器件310的箝位電路300的一種替換實現，其中電流滲漏器件310包括電流滲漏電晶體312和電流滲漏電晶體314，而旁路FET316連接在電流滲漏電晶體312的漏極和電流滲漏電晶體314的柵極之間。旁路FET316允許將電流滲漏電晶體312的柵極-漏極漏電流導向電流滲漏電晶體314的柵極，這就降低了電流滲漏電晶體314漏極上的電流負載。
圖11示出了帶有分壓器332、差分放大器334、電壓跟隨器336、控制電路338和電流滲漏器件340的箝位電路300的一種替換實現，其中電流滲漏器件340包括電流滲漏電晶體342和電流滲漏電晶體344。箝位電路330具有連接在電流滲漏電晶體342的漏極和電流滲漏電晶體344的柵極之間的p溝道FET346，其中p溝道FET346的柵極可以連接至控制器電晶體348的漏極或接地。p溝道FET346允許將電流滲漏電晶體342的柵極-漏極漏電流導向電流滲漏電晶體344的柵極，這就降低了電流滲漏電晶體344漏極上的電流負載。
在箝位電路300中使用的n溝道器件316在快速返回(snap-back)期間容易毀壞或陷入高電流狀態。與此相比，當使用如箝位電路330內的柵極接地的p溝道FET346時，應該以比控制器電晶體348弱得多的方式設置柵極接地的p溝道FET346。這確保了當所得的箝位電路在ESD模式下工作時控制器電晶體348能勝過柵極接地的p溝道FET346。另一方面，當採用如箝位電路300中的n溝道器件316時，該器件在ESD事件期間能夠被截止，這就允許使用任意強度的n溝道器件。
如通過箝位電路270、300和330示出的用於解決柵極-漏極漏電流問題的各種解決方案還提供了降低各自的偏壓發生器272、302和332上的負載的非常受歡迎的益處。這是分別經由電流滲漏電晶體282、312和342而非經由這些箝位電路各自的電壓基準來提供電流滲漏電晶體284、314和344的柵極漏電流的結果。
上述解決方案一般是針對柵極漏電流來優化的，使得流經電流滲漏電晶體282、312和342的全部量的柵極漏電流都分別轉向電流滲漏電晶體284、314和344的柵極。然而，因為電流滲漏電晶體284、314和344的柵極-源極電壓由於體效應而不是零，所以如果對282和284、312和314以及342和344中的每一對都被包含在同一阱中，那麼就有可能將多於優化電流的電流轉向電流滲漏電晶體284、314和344。結果，電流滲漏電晶體284、314和344的柵極漏電流的減小和亞閾值漏電流的增大導致過衝(overshooting)，並且取決於所使用的技術的柵極漏電流和亞閾值漏電流之比，以上的技術方案可能會也可能不會導致電流節省。儘管如此，上述降低電壓基準272、302和332上的負載的益處仍然存在。
在其中對282和284、312和314以及342和344中的每一對都被包含在不同的阱中且成批短接至每個電流滲漏電晶體源極的一個替換情形中，當電流滲漏電晶體274、304和334的柵極-源極電壓為零時，亞閾值漏電流將變得最小。在此情形中，上述解決方案僅對電路270、300和330有有益的效果。
仿真結果已經示出如圖10所示添加旁路FET316能夠大幅降低電壓基準302上的電流負載。這是因為旁路FET316提供了大部分流經電流滲漏器件314的柵極電流。
雖然在箝位電路300中併入旁路FET316或在箝位電路270中併入電阻器286的最強理由在於對各箝位電路300和270的電壓基準來說增加的精確性和降低的可靠性，但是這些改變也會導致總電流的下降。例如，仿真結果已經示出了使用旁路FET316所導致的箝位電路300中總電流降低大小在約30％的數量級上。
如先前所討論的，雖然以上箝位電路270、300和330的實現被示為使用二疊層電流滲漏器件280、310和340，但是這些箝位電路也可以使用多疊層電流滲漏器件來實現。圖12示出了用類似於在箝位電路300中所採用的負載降低技術、使用三疊層電流滲漏器件374的箝位電路360的實現。更具體地，箝位電路360採用提供一組電壓基準的分壓器362、差分放大器364和366、電壓跟隨器368和370、控制電路372、以及三疊層電流滲漏器件374。三疊層電流滲漏器件374包括電流滲漏電晶體376、378和380，其中第一旁路FET382連接在電流滲漏電晶體376的漏極和電流滲漏電晶體378的柵極之間，而第二旁路FET384連接在電流滲漏電晶體378的漏極和電流滲漏電晶體380的柵極之間。
因為電流滲漏電晶體376、378和380的每一個都需要其自己的柵極電流，所以不帶有所提出的旁路FET器件382和384的三疊層電流滲漏器件374將需要三劑量的柵極電流，而帶有旁路FET器件382和384的所提出的三疊層電流滲漏器件374僅需要一劑量的柵極電流，從而導致了總箝位負載電流的降低。正如本領域普通技術人員顯而易見的，降低箝位負載電流的益處可以推廣至n疊層的箝位電路，其中代替n劑量的柵極電流，在使用旁路FET器件來將前n-1個電流滲漏電晶體的漏極連接到後第n-1個電流滲漏電晶體的柵極的n疊層電流滲漏器件中就只需要一劑量的柵極電流。
雖然上文闡明了各種不同實施例的詳細描述，但是應該認識到本專利的範圍僅由該專利結尾處的權利要求書的內容所限定。該詳細描述被解釋為僅是示例性的，並且不描述每個可能的實施例，因為描述每個可能實施例即使不是不可能的也是不切實際的。使用現有技術或在本專利提交日之後開發的技術能夠實現各種可選實施例，這些實施例仍落入本專利權利要求書的範圍內。
因此，可以對在此描述並示出的技術方案和結構做出許多修改和變化而不背離本專利的精神和範圍。因此，應該理解，在此描述的方法和裝置僅是示例性的並且不限制本專利的範圍。
權利要求
1.一種電源箝位電路，包括連接至電源節點的可切換電流滲漏電路，所述可切換電流滲漏電路具有多個串聯耦合的電晶體；連接至所述可切換電流滲漏電路的控制節點的控制電路，所述控制電路適用於把所述控制節點耦合至地電位，使得在所述電源節點上的靜電放電事件期間從所述控制節點到所述地電位的壓降小於所述控制電路內的n型負載電晶體的閾值電壓；連接至所述電源節點並適用於為所述控制器電路提供基準電壓的分壓器電路；適用於為所述分壓器電路呈現低輸出電阻並在所述可切換電流滲漏電路的控制節點處連接至所述控制電路的電壓跟隨器；以及適用於通過負反饋設置所述電壓跟隨器兩端所需的壓降的差分放大器電路。
2.如權利要求1所述的電源箝位電路，其特徵在於，所述差分放大器電路是電流鏡差分放大器電路。
3.如權利要求1所述的電源箝位電路，其特徵在於，所述多個串聯耦合的電晶體是p型互補金屬氧化物半導體(CMOS)電晶體。
4.如權利要求1所述的電源箝位電路，其特徵在於，所述差分放大器電路是互補自偏置差分放大器。
5.如權利要求1所述的電源箝位電路，其特徵在於，所述多個串聯耦合的電晶體包括第一p型滲漏電晶體和第二p型滲漏電晶體，且所述第一p型滲漏電晶體的源極連接至所述電源節點，所述第一p型滲漏電晶體的漏極連接至所述第二p型滲漏電晶體的源極，所述第二p型滲漏電晶體的漏極接地並且所述第二p型滲漏電晶體的柵極是所述可切換電流滲漏電路的控制節點。
6.如權利要求5所述的電源箝位電路，其特徵在於，所述第一p型滲漏電晶體的漏極經由一電阻器連接至所述第二p型滲漏電晶體的柵極。
7.如權利要求5所述的電源箝位電路，其特徵在於，所述第一p型滲漏電晶體的漏極經由一旁路FET連接至所述第二p型滲漏電晶體的柵極，且所述旁路FET的柵極連接至所述第一p型滲漏電晶體的柵極。
8.如權利要求5所述的電源箝位電路，其特徵在於，所述第一p型滲漏電晶體的漏極經由一p型柵極接地電晶體連接至所述第二p型滲漏電晶體的柵極。
9.如權利要求1所述的電源箝位電路，其特徵在於，所述差分放大器電路接收來自所述分壓器電路的第一輸入以及來自所述電壓跟隨器電路的第二輸入，並且其中所述差分放大器適用於以使對所述差分放大器的所述第一輸入和所述第二輸入處於相同的電位的方式抬高對所述電壓跟隨器的輸入電壓。
10.如權利要求1所述的電源箝位電路，其特徵在於，所述多個串聯耦合的電晶體包括第一p型滲漏電晶體、第二p型滲漏電晶體和第三p型滲漏電晶體，並且其中所述第一p型滲漏電晶體的源極連接至所述電源節點，所述第一p型滲漏電晶體的漏極連接至所述第二p型滲漏電晶體的源極，所述第二p型滲漏電晶體的漏極連接至所述第三p型滲漏電晶體的源極，所述第三p型滲漏電晶體的漏極接地並且所述第三p型滲漏電晶體的柵極連接至所述控制節點。
11.如權利要求10所述的電源箝位電路，其特徵在於，所述電壓跟隨器電路包括連接在所述電源節點和所述控制節點之間的第一電壓跟隨器電路、以及連接在所述控制節點和地之間的第二電壓跟隨器電路，並且其中，所述差分放大器電路包括在所述第一電壓跟隨器電路兩端設置第一所需壓降的第一差分放大器電路、以及在所述第二電壓跟隨器電路兩端設置第二所需壓降的第二差分放大器電路。
12.如權利要求11所述的電源箝位電路，其特徵在於，所述第一差分放大器電路和所述第二差分放大器電路是電流鏡差分放大器電路。
13.如權利要求11所述的電源箝位電路，其特徵在於，所述第一p型滲漏電晶體的漏極經由第一旁路FET連接至所述第二p型滲漏電晶體的柵極，並且所述第二p型滲漏電晶體的漏極經由第二旁路FET連接至所述第三p型滲漏電晶體的柵極，並且其中，所述第一旁路FET的柵極連接至所述第一p型滲漏電晶體的柵極，而所述第二旁路FET的柵極連接至所述第二p型滲漏電晶體的柵極。
14.如權利要求11所述的電源箝位電路，其特徵在於，所述第一p型滲漏電晶體的漏極經由第一電阻器連接至所述第二p型滲漏電晶體的柵極，並且所述第二p型滲漏電晶體的漏極經由第二電阻器連接至所述第三p型滲漏電晶體的柵極。
15.一種集成電路組件，包括連接在電源節點和地節點之間的集成電路；以及連接在所述電源節點和所述地節點之間的靜電放電(ESD)保護器件，其中所述ESD保護器件包括連接至所述電源節點的可切換電流滲漏電路，所述可切換電流滲漏電路具有多個串聯耦合的電晶體；連接至所述可切換電流滲漏電路的控制節點的控制電路，所述控制電路適用於把所述控制節點耦合至地電位，使得在所述電源節點上的靜電放電事件期間從所述控制節點到所述地電位的壓降小於所述控制電路內的n型負載電晶體的閾值電壓；連接至所述電源節點來為所述控制器電路提供基準電壓的分壓器電路；為所述分壓器電路呈現低輸出電阻並在所述可切換電流滲漏電路的控制節點處連接至所述控制電路的電壓跟隨器；以及通過負反饋設置所述電壓跟隨器兩端所需的壓降的差分放大器電路。
16.如權利要求15所述的集成電路組件，其特徵在於，所述差分放大器電路是互補自偏置差分放大器。
17.如權利要求15所述的集成電路組件，其特徵在於，所述可切換電流滲漏電路包括第一p型滲漏電晶體和第二p型滲漏電晶體，且所述第一p型滲漏電晶體的源極連接至所述電源節點，所述第一p型滲漏電晶體的漏極連接至所述第二p型滲漏電晶體的源極，所述第二p型滲漏電晶體的漏極接地並且所述第二p型滲漏電晶體的柵極是所述可切換電流滲漏電路的控制節點，並且其中所述可切換形滲漏電路適用於經由所述第二p型滲漏電晶體的柵極為所述第一p型滲漏電晶體的漏極柵極漏電流提供電流洩漏機制。
18.如權利要求17所述的集成電路組件，其特徵在於，所述電流洩漏機制是(1)電阻器，(2)旁路FET以及(3)柵極接地p溝道FET中的一種。
19.如權利要求15所述的集成電路組件，其特徵在於，所述可切換電流滲漏電路包括三個p型滲漏電晶體，所述電壓跟隨器電路包括連接在所述電源節點和所述控制節點之間的第一電壓跟隨器電路、以及連接在所述控制節點和地之間的第二電壓跟隨器電路，並且其中所述差分放大器電路包括設置所述第一電壓跟隨器電路兩端的第一所需壓降的第一差分放大器電路、以及設置所述第二電壓跟隨器電路兩端的第二所需壓降的第二差分放大器電路。
20.一種通過經由連接至電源節點的可切換電流滲漏電路在所述電源節點和地節點之間洩漏電流來為連接在所述電源節點和所述地節點之間的集成電路提供靜電放電(ESD)保護的方法，所述可切換電流滲漏電路具有多個串聯耦合的電晶體，其中在所述電源節點和所述地節點之間洩漏電流包括在ESD事件期間將所述可切換電流滲漏電路內的控制節點耦合至地電位；使用分壓器電路在所述電源節點和所述接地節點之間分壓來為所述控制電路提供基準電壓電位；通過使用電壓跟隨器電路來為所述分壓器電路呈現低電壓輸出電阻；以及通過使用差分放大器電路來設置所述電壓跟隨器電路兩端的所需的壓降。
21.如權利要求20所述的方法，其特徵在於，還包括經由連接在所述可切換電流滲漏電路內的多個電晶體中的一個的漏極和所述多個電晶體中的另一個的柵極之間的電阻器把柵極漏電流從所述多個電晶體中的所述一個的漏極洩漏至所述多個電晶體中的所述另一個的柵極。
22.如權利要求20所述的方法，其特徵在於，設置所述電壓跟隨器電路兩端的所需壓降包括通過所述差分放大器電路為所述電壓跟隨器電路提供負反饋。
23.如權利要求22所述的方法，其特徵在於，為所述電壓跟隨器電路提供負反饋包括提升對所述電壓跟隨器電路的輸入，直到所述差分放大器電路的兩個輸入處於同一電位。
24.如權利要求1所述的電源箝位電路，其特徵在於，所述多個串聯耦合的電晶體是n型互補金屬氧化物半導體(CMOS)電晶體。
25.如權利要求1所述的電源箝位電路，其特徵在於，所述多個串聯耦合的電晶體包括第一n型滲漏電晶體和第二n型滲漏電晶體，且所述第一n型滲漏電晶體的漏極連接至所述電源節點，所述第一n型滲漏電晶體的源極連接至所述第二n型滲漏電晶體的漏極，所述第二n型滲漏電晶體的源極接地，並且所述第二n型滲漏電晶體的柵極是所述可切換電流滲漏電路的控制節點。
26.如權利要求25所述的電源箝位電路，其特徵在於，所述第一n型滲漏電晶體的柵極經由一電阻器連接至所述第二n型滲漏電晶體的漏極。
27.如權利要求25所述的電源箝位電路，其特徵在於，所述第一n型滲漏電晶體的柵極經由一旁路FET連接至所述第二n型滲漏電晶體的漏極，且所述旁路FET的柵極連接至所述第二n型滲漏電晶體的柵極。
28.如權利要求25所述的電源箝位電路，其特徵在於，所述第一n型滲漏電晶體的柵極經由一n型電晶體連接至所述第二n型滲漏電晶體的漏極，其中所述n型電晶體的柵極連接至所述電源。
全文摘要
提供了一種用於提供靜電放電(ESD)保護以增強高級亞微米工藝的性能的多疊層電源箝位電路。該箝位電路包括帶有低漏電流和高電流驅動容量的偏壓發生器，以及通過降低的柵極漏電流來減輕該偏壓發生器上的電流負載的裝置。該偏壓發生器包括差分放大器。該多疊層箝位電路在新的工藝技術中提供了帶有優化的漏電流、降低的對工作條件的敏感性、以及增加的柵極電流容限的耐壓ESD保護。
文檔編號H01L27/02GK1981379SQ200580022641
公開日2007年6月13日 申請日期2005年9月29日 優先權日2004年9月30日
發明者T·馬洛尼, S·普恩 申請人:英特爾公司