像素結構及顯示裝置的製作方法
2023-10-17 18:01:39 2
本發明涉及液晶顯示領域，具體而言，涉及一種像素結構及顯示裝置。
背景技術：
：隨著顯示技術的飛速發展，高PPI(PixelsPerInch)、甚至超高PPI已經成為一種必然的趨勢。圖像解析度一般用PPI(每英寸的像素數目)表示，PPI數值越高，代表顯示屏能夠以越高的密度(像素數)顯示圖像。顯示屏顯示的PPI越高，顯示畫面的細節就會越豐富，擬真度也就越高。但是，隨著屏幕PPI的提高，像素排列越來越緊密，每個像素的尺寸也越來越小，這不僅給器件設計帶來巨大挑戰，同時也引發諸多令人頭疼的難題。在諸多制約高PPI技術的問題中，充電能力不足是挑戰高PPI技術的一個原因。制約高PPI充電能力的因素主要有：液晶面板負載大，像素充電時間短，存在饋通(Feedthrough)電壓，像素寬長比受限等，其中饋通這一項對於像素存儲電容很小(小於32fF)的高PPI技術至關重要，如圖1所示。降低像素饋通電壓的方法有以下幾種：減小像素結構中溝道寬度和寬度，減小像素結構中柵極氧化物層電容，降低薄膜電晶體(TFT)液晶屏幕打開和關閉電壓的壓差，增大像素結構中的存儲電容容量等。但是，對於高PPI產品來說，由於每一個像素節距很小，像素結構中的存儲電容很難增大；減小像素結構中的溝道寬度或降低TFT液晶屏幕打開和關閉電壓的壓差意味著充電能力受到進一步壓縮；減小像素結構中柵極氧化物層電容意味著膜厚加厚或介電常數減小，這不僅與器件薄小化的趨勢相違背，還會使器件開態電流下降，引起充電能力下降；減小像素結構中溝道寬度，這個方法可以降低饋通電壓，提高充電能力，但是也會增加柵延遲(Gatedelay)，帶來面板左右兩側充電能力不同等新問題。因此，仍需開發能夠降低饋通電壓的方法和結構。在所述
背景技術：
部分公開的上述信息僅用於加強對本發明的背景的理解，因此它可以包括不構成對本領域普通技術人員已知的現有技術的信息。技術實現要素：本申請提供一種像素結構，能夠在不增加柵延遲的情況下降低饋通電壓，從而提升器件充電能力，進而提升顯示屏的顯示性能。本發明的其他特性和優點將通過下面的詳細描述變得顯然，或部分地通過本發明的實踐而習得。根據本發明的一方面，提供一種像素結構，包括：掃描線，該掃描線具有分支結構；半導體圖案，該半導體圖案與掃描線和分支結構相交，半導體圖案包括：第一溝道區，對應於掃描線；第二溝道區，對應於分支結構；摻雜區，位於第一溝道區和第二溝道區兩側，其中，第二溝道區的寬度小於第一溝道區的寬度。在本公開的一種示例性實施例中，分支結構為L形分支。在本公開的一種示例性實施例中，所述半導體圖案包括直線部分，L形分支的第二部分和L形分支的第一部分相交，L形分支的第二部分與半導體圖案直線部分垂直相交。在本公開的一種示例性實施例中，半導體圖案包括直線部分，L形分支的第二部分和掃描線與直線部分垂直相交。在本公開的一種示例性實施例中，分支結構從掃描線垂直延伸。在本公開的一種示例性實施例中，半導體圖案至少包括第一部分和第二部分，第一部分與掃描線垂直相交，第二部分與分支結構垂直相交。在本公開的一種示例性實施例中，第二溝道區的寬度為第一溝道區的寬度的1/5至4/5。在本公開的一種示例性實施例中，半導體圖案包括多晶矽圖案。在本公開的一種示例性實施例中，像素結構的寬度小於15um。在本公開的一種示例性實施例中，還包括像素存儲電容，像素存儲電容的電容值小於150fF。根據本發明的另一方面，提供一種顯示裝置，該裝置包括如權利要求1-10中任一項所述的像素結構。根據本發明的一種像素結構，能夠在不增加門延遲的情況下降低饋通電壓，提升器件充電能力，進而提升顯示屏的顯示性能。應當理解的是，以上的一般描述和後文的細節描述僅是示例性的，並不能限制本發明。附圖說明通過參照附圖詳細描述其示例實施例，本發明的上述和其它目標、特徵及優點將變得更加顯而易見。圖1示意性示出饋通對像素充電的影響的曲線圖。圖2是根據本發明的一示例性實施例的像素結構示意圖。圖3是根據本發明的另一示例性實施例的像素結構示意圖。圖4是根據本發明的另一示例性實施例的像素結構示意圖。圖5是根據本發明的另一示例性實施例的像素結構示意圖。圖6是根據本發明的另一示例性實施例的像素結構示意圖。圖7是根據本發明的另一示例性實施例的像素結構示意圖。圖8是根據本發明的另一示例性實施例的像素結構示意圖。圖9是根據本發明的一示例性實施例的像素結構剖面示意圖。圖10是根據本發明的一示例性實施例的像素結構仿真電路示意圖。圖11是根據本發明的另一示例性實施例的像素結構仿真電路示意圖。圖12是根據本發明的一示例性實施例的用於圖6和圖7的像素仿真電路的正幀充電曲線圖。圖13是根據本發明的一示例性實施例的用於圖6和圖7的像素仿真電路的負幀充電曲線圖。具體實施例現在將參考附圖更全面地描述示例實施例。然而，示例實施例能夠以多種形式實施，且不應被理解為限於在此闡述的範例；相反，提供這些實施例使得本發明將更加全面和完整，並將示例實施例的構思全面地傳達給本領域的技術人員。附圖僅為本發明的示意性圖解，並非一定是按比例繪製。圖中相同的附圖標記表示相同或類似的部分，因而將省略對它們的重複描述。此外，所描述的特徵、結構或特性可以以任何合適的方式結合在一個或更多實施例中。在下面的描述中，提供許多具體細節從而給出對本發明的實施例的充分理解。然而，本領域技術人員將意識到，可以實踐本發明的技術方案而省略所述特定細節中的一個或更多，或者可以採用其它組元、裝置等。在其它情況下，不詳細示出或描述公知結構、裝置、材料以避免使得本發明的各方面變得模糊。圖2是根據本發明的一示例性實施例的像素結構示意圖。如圖2所示，根據一示例性實施例的像素結構200包括：掃描線210、與掃描線210交叉的數據線220、半導體圖案230、以及透明像素電極240。像素結構200可配置在一基板上(未繪出)。圖中示出半導體圖案230位於掃描線210之下，數據線220位於掃描線之下，但本發明不限於此。半導體圖案230還包括漏極接觸233和源極接觸234。如圖2所示，掃描線210具有一分支結構211。分支結構211從掃描線210垂直延伸，但本發明不限於此。半導體圖案230與掃描線210和分支結構211相交，從而半導體圖案230包括：第一溝道區231，對應於掃描線210；第二溝道區232，對應於分支結構211；摻雜區235A、235B和235C，位於第一溝道區231和第二溝道區232兩側。這樣，如圖2所示，第一溝道區231、第二溝道區232和摻雜區235A、235B、235C以及與第一溝道區231和第二溝道區232對應的部分掃描線210和分支結構211可用於構成多通道(多柵)薄膜電晶體230。根據示例實施例，引入非對稱雙柵(或多柵)結構。例如，如圖2所示，與半導體圖案230交叉的分支結構211的寬度L2小於掃描線210的寬度L1，由於第一溝道區231，對應於掃描線210，所以第一溝道區231的寬度等於掃描線210的寬度L1，在本實施例中，用L1代表第一溝道區231的寬度以及掃描線210的寬度；第二溝道區232，對應於分支結構211，所以第二溝道區232的寬度等於分支結構211的寬度L2，在本實施例中，用L2代表第二溝道區232的寬度以及分支結構211的寬度；即，第二溝道區232的寬度小於第一溝道區231的寬度，從而在保證掃描線線寬不變的情況下，減小另一溝道區的寬度。這樣，可以在不增加柵延遲的情況下，減小寄生電容，降低饋通電壓。在本發明實施例中，文中所提到的寬度只為了描述方便而使用，並非用以限定本發明，在本發明中的實施例中，長度與寬度的概念可以互相替換使用。根據一些實施例，第二溝道區232的寬度也即為圖2中L2，可以為第一溝道區231的寬度也即為圖2中L1的1/5至4/5，以取得性能與成本的較好平衡。易於理解，本發明不限於此，第二溝道區232的寬度可以更小。只要工藝能力允許，可以一直減小第二溝道區232的寬度，只要TFT器件不失效。根據一些實施例，半導體圖案230，可由例如多晶矽材質製成，也就是說半導體圖案230為一個多晶矽圖案。根據示例實施例，如圖2所示，像素結構200還可包括源極接觸233和漏極接觸234。數據線220可電性連接源極接觸234。透明像素電極240可電性連接漏極接觸233。根據示例實施例，如圖2所示，半導體圖案230還可包括電容電極237。在示例實施例中，第二溝道232的寬度L2小於第一溝道231的寬度L1，可以有效減小像素結構中的寄生電容，使得示例實施例中的像素結構可以應用在像素結構寬度很小、像素存儲電容很小的情況下。例如，根據一些實施例，像素結構寬度可小於15um。又例如，根據一些實施例，像素存儲電容的電容值可小於150fF。採用現有技術，這是很難達到的。因此，根據本發明實施例的像素結構，適用於像素存儲電容很小的高PPI技術，可以有效提升高PPI顯示屏的充電能力，繼而提升顯示器的整體性能。圖3是根據本發明的另一示例性實施例的像素結構示意圖。如圖3所示，該像素結構300包括：掃描線310、數據線320、半導體圖案330、以及透明像素電極340。圖3所示的示例性實施例的像素結構與圖2的像素結構基本相同。圖3與圖2不同處在於半導體圖案330與掃描線310和分支結構311的延伸方向與圖2不同。從而半導體圖案330包括：第一溝道區331，對應於掃描線310；第二溝道區332，對應於分支結構311。圖4是根據本發明的另一示例性實施例的像素結構示意圖。如圖4所示，該像素結構400包括：掃描線410、數據線420、半導體圖案430、以及透明像素電極440。圖4與圖2不同處主要在於L形分支結構411以及半導體圖案430包括直線部分。在圖4中，L形分支結構411的第二部分和分支結構的411的第一部分相交，L形分支411的第二部分與半導體圖案430的直線部分垂直相交，但本公開不限於此。半導體圖案430與掃描線410和分支結構411相交，從而半導體圖案430包括：第一溝道區431，對應於掃描線410；第二溝道區432，對應於分支結構411。圖4與圖2相同的部分在此不再贅述。圖5是根據本發明的另一示例性實施例的像素結構示意圖。如圖5所示，該像素結構500包括：掃描線510、數據線520、半導體圖案530、以及透明像素電極540。圖5與圖2相同的部分在此不再贅述。圖5與圖2不同處在於半導體圖案530包含L形結構，半導體圖案530包含的L形結構的一個邊與掃描線510相交，半導體圖案530包含的L形結構的另一個邊和分支結構511相交，從而半導體圖案530包括：第一溝道區531，對應於掃描線510；第二溝道區532，對應於分支結構511。圖6是根據本發明的另一示例性實施例的像素結構示意圖。如圖6所示，該像素結構600包括：掃描線610、數據線620、半導體圖案630、以及透明像素電極640。圖6與圖2相同的部分在此不再贅述。圖6與圖2不同處在於具有L形分支結構611的第二部分和分支結構的611的第一部分相交，L形分支611的第二部分與半導體圖案630相交。半導體圖案630與掃描線610和分支結構611相交，從而半導體圖案630包括：第一溝道區631，對應於掃描線610；第二溝道區632，對應於分支結構611。第一溝道區631與第二溝道區632，均處於數據線620之下，但本發明不限於此。圖7是根據本發明的另一示例性實施例的像素結構示意圖。如圖7所示，該像素結構700包括：掃描線710、數據線720、半導體圖案730、以及透明像素電極740。圖7與圖2相同的部分在此不再贅述。如圖7所示，掃描線710具有支結構711與712。分支結構711與分支結構712均從掃描線710垂直延伸，但本發明不限於此。半導體圖案730與掃描線710和分支結構711、分支結構712分別相交，從而半導體圖案730包括：第一溝道區731，對應於掃描線710，掃描線710的寬度，也即為第一溝道區的寬度為L1」；第二溝道區732，對應於分支結構711，分支結構711的寬度，也即為第二溝道區的寬度為L2」；第三溝道區733，對應於分支結構712，分支結構712的寬度，也即為第三溝道區的寬度為L3」；摻雜區735A、735B位於第一溝道區731兩側、摻雜區735B、735C位於第二溝道區732兩側、摻雜區735C、735D位於第三溝道區733兩側。如圖7所示，第一溝道區731、第二溝道區732、第三溝道區733和摻雜區735A、735B、735C，735D以及與第一溝道區731，第二溝道區732和第三溝道區733對應的部分掃描線710、分支結構711以及分支結構712可用於構成多通道(多柵)薄膜電晶體730。根據示例實施例，引入非對稱多柵結構，例如，如圖7所示，與半導體圖案730交叉的至少一個分支結構711或者分支結構712的寬度小於掃描線710的寬度L1』，即，第二溝道區732的寬度L2」或者第三溝道區733的寬度L2」之中，至少一個溝道區的寬度小於第一溝道區731的寬度，從而在保證掃描線線寬不變的情況下，減小至少一溝道區的寬度。這樣，可以在不增加柵延遲的情況下，減小寄生電容，降低饋通電壓。圖8是根據本發明的另一示例性實施例的像素結構示意圖。如圖8所示，該像素結構800包括：掃描線810、數據線820、半導體圖案830、以及透明像素電極840。圖8與圖7相同的部分在此不再贅述。圖8與圖7不同處在於掃描線810具有分支結構811與分支結構812，其中分支結構812為L型分支結構，分支結構811與分支結構812均從掃描線810垂直延伸，但本發明不限於此。L形分支結構812的第二部分和分支結構的812的第一部分相交，L形分支812的第二部分與半導體圖案830的直線部分垂直相交。半導體圖案830與掃描線810和分支結構811、分支結構812分別相交，從而半導體圖案830包括：第一溝道區831，對應於掃描線810；第二溝道區832，對應於分支結構811、第三溝道區833，對應於分支結構812。圖9是根據本發明的一示例性實施例示出的一種像素結構剖面示意圖。圖9A所示，該像素的剖面示意圖包含掃描線層902、絕緣層904以及有源層906。根據示例實施例，掃描線層可包括掃描線9021以及掃描線分支結構9023。圖9B所示，該像素的剖面示意圖包含掃描線層902』、絕緣層904』以及有源層906』。根據示例實施例，其中掃描線層可還包括掃描線9021』以及掃描線分支結構9023』的剖面示意圖。圖10是根據一示例性實施例示出的一種像素結構電路示意圖。如圖10所示的電路圖110，其中，Data為負幀電壓，C1為像素存儲電容，TFT1與TFT2為利用本發明公開中的像素結構中半導體電路所形成的等效電路。參見圖2示例，例如，可設置薄膜電晶體(TFT)開啟電壓VGH＝10V，薄膜電晶體(TFT)關閉電壓VGL＝-7V，負幀電壓Data為-5V，像素存儲電容為0.32fF。掃描線210寬度為也即為上文所述的第一溝道231寬度L1為2um，掃描線分支211寬度也即為上文所述第二溝道232寬度L2的分別為3um、2um、1um。對圖6實施例的正幀電壓仿真結果如下表以及圖13所示：第二溝道寬度充滿電時電壓饋通電壓損耗後電壓充電率3um5.00V4.789V95.78％2um5.00V4.804V96.08％1um5.00V4.821V96.42％參見圖3示例，例如，可設置薄膜電晶體(TFT)開啟電壓VGH＝10V，薄膜電晶體(TFT)關閉電壓VGL＝-7V，負幀電壓Data為-5V，像素存儲電容為0.32fF。掃描線310寬度為也即為上文所述的第一溝道331寬度L1』為2um，掃描線分支311寬度也即為上文所述第二溝道332寬度L2』的分別為3um、2um、1um。對圖6實施例的正幀電壓仿真結果如下如下表以及圖12所示：第二溝道寬度充滿電時電壓饋通電壓損耗後電壓充電率3um5.00V4.789V95.78％2um5.00V4.826V96.52％1um5.00V4.856V97.12％在像素結構的正幀電壓仿真中，設計目標是儘量減小饋通電壓，也就是使得經過饋通電壓損耗後的電壓值儘量接近標準電壓值5V。從結果可以看到，在像素結構中，掃描線分支與掃描線寬度不同的情況下，對整個像素的正幀充電能力是有影響的。掃描線分支越寬，整體像素結構的充電能力越弱，即為，像素結構充電之後的結果越偏離5V。在本實施例中，在對此類結構的正幀電壓的仿真表明，通過掃描線的寬度大於掃描線分支寬度這一實施例，即為第一溝道寬度大於第二溝道寬度這一實施例，能夠有效降低饋通電壓，提高器件充電能力。圖11是根據一示例性實施例示出的另一種像素結構電路示意圖。如圖11所示的電路圖120，其中，Data為負幀電壓，C2為像素存儲電容，TFT1與TFT2為利用本發明公開的像素結構中半導體電路所形成的等效電路。參見圖2示例，例如，可設置薄膜電晶體(TFT)開啟電壓VGH＝10V，薄膜電晶體(TFT)關閉電壓VGL＝-7V，負幀電壓Data為-5V，像素存儲電容為32fF。掃描線210寬度為也即為上文所述的第一溝道231寬度L1為2um，掃描線分支211寬度也即為上文所述第二溝道232寬度L2的分別為3um、2um、1um。對圖7實施例的負幀電壓仿真結果如下表以及圖13所示：第二溝道寬度充滿電時電壓饋通電壓損耗後電壓充電率3um-5.00-5.228104.56％2um-5.00-5.169103.38％1um-5.00-5.110102.20％參見圖3示例，例如，可設置薄膜電晶體(TFT)開啟電壓VGH＝10V，薄膜電晶體(TFT)關閉電壓VGL＝-7V，負幀電壓Data為-5V，像素存儲電容為32fF。掃描線310寬度為也即為上文所述的第一溝道331寬度L1』為2um，掃描線分支311寬度也即為上文所述第二溝道332寬度的分L2』別為3um、2um、1um。對圖7實施例的負幀電壓仿真結果如下表以及圖13所示：第二溝道寬度充滿電時電壓饋通電壓損耗後電壓充電率3um-5.00-5.228104.56％2um-5.00-5.142102.84％1um-5.00-5.084101.68％在像素結構的負幀電壓仿真中，設計目標是儘量減小饋通電壓，也就是使得經過饋通電壓損耗後的電壓值儘量接近標準電壓值-5V。從結果可以看到，在像素結構中，掃描線分支與掃描線寬度不同的情況下，對整個像素的負幀充電能力也是有影響的。掃描線分支越寬，像素結構的充電能力越弱，即為，像素結構充電之後的結果越偏離-5V。在本實施例中，在對此類像素結構的負幀電壓的仿真表明，通過掃描線的寬度大於掃描線分支寬度這一實施例，即為第一溝道寬度大於第二溝道寬度這一實施例，能夠有效降低饋通電壓，提高器件充電能力。通過以上的詳細描述，本領域的技術人員易於理解，根據本發明實施例的像素結構具有以下優點中的一個或多個。根據一些實施例，本發明能夠在不增加柵延遲的情況下降低饋通電壓，從而提升器件充電能力，進而提升顯示屏的顯示性能。以上具體地示出和描述了本發明的示例性實施例。應可理解的是，本發明不限於這裡描述的詳細結構、設置方式或實現方法；相反，本發明意圖涵蓋包含在所附權利要求的精神和範圍內的各種修改和等效設置。當前第1頁1 2 3