高壓半導體功率器件的製作方法
2023-10-17 10:34:34 3
本實用新型涉及，具體涉及一種高壓半導體功率器件。
背景技術：
為了避免半導體功率器件被雜質離子汙染或與周圍環境中某些成分發生化學反應而導致其表面電學性能發生變化，需要在半導體功率器件中設置鈍化層，以屏蔽來自外界的影響，保證其能夠穩定和可靠的工作。但是這些雜質離子尤其是鈉離子在鈍化層中移動會引起電子積累，影響半導體功率器件表面的電場和分布，進而導致半導體功率器件工作時漏電流增大和擊穿特性退化。
高壓半導體功率器件工作在高溫高壓環境下時其鈍化層中的雜質離子會變得更加活躍，通過電場作用進行再分布使得高壓半導體功率器件的表面電場發生變化，擊穿電壓不穩定出現蠕變，漏電流持續增加最終導致器件失效。因此，對高壓半導體功率器件的鈍化層需要進行更加完善的鈍化處理，使其具備較強的抗外界雜質離子汙染能力和在高溫高壓環境下保持穩定的擊穿電壓和漏電流。
技術實現要素：
為了克服現有技術的缺陷，本實用新型提供了一種高壓半導體功率器件。
第一方面，本實用新型中一種高壓半導體功率器件的技術方案是：
矽襯底；
氧化矽薄膜層，所述氧化矽薄膜層澱積在所述矽襯底上；
介質層，所述介質層澱積在所述氧化矽薄膜層上，所述介質層包括接觸孔；
金屬層，所述金屬層澱積在所述介質層上，並向下填入所述接觸孔且與所述矽襯底的有源區接觸；
氮化矽薄膜層，所述氮化矽薄膜層澱積在所述金屬層及其所在平面上，所述氮化矽薄膜層包括焊接窗口；
聚醯亞胺保護層，所述聚醯亞胺保護層通過絲網印刷澱積在所述氮化矽薄膜層上。
本發明進一步提供的優選技術方案為：
所述聚醯亞胺保護層的厚度為5～100um。
第二方面，本實用新型中另一種高壓半導體功率器件的技術方案是：
矽襯底；
氧化矽薄膜層，所述氧化矽薄膜層澱積在所述矽襯底上；
介質層，所述介質層澱積在所述氧化矽薄膜層上，所述介質層包括接觸孔；
金屬層，所述金屬層澱積在所述介質層上，並向下填入所述接觸孔且與所述矽襯底的有源區接觸；
聚醯亞胺保護層，所述聚醯亞胺保護層通過絲網印刷澱積在所述金屬層上並在其表面形成焊接窗口。
本發明進一步提供的優選技術方案為：
所述聚醯亞胺保護層的厚度為5～100um。
與最接近的現有技術相比，本實用新型的有益效果是：
本實用新型提供的一種高壓半導體功率器件，包含由氧化矽薄膜層、介質層、氮化矽薄膜層和聚醯亞胺保護層組成的複合結構或者由氧化矽薄膜層、介質層、氮化矽薄膜層和聚醯亞胺保護層組成的複合結構，，其中聚醯亞胺保護層作為高壓半導體功率器件鈍化層的保護薄膜層，提高了高壓半導體功率器件的可靠性，使其應用於高溫高壓環境時也可以保持穩定的擊穿電壓和漏電流。
附圖說明
圖1：本實用新型實施例中矽襯底有源區示意圖；
圖2：本實用新型實施例中介質層示意圖；
圖3：本實用新型實施例中氧化矽薄膜層示意圖；
圖4：本實用新型實施例中金屬電極示意圖；
圖5：本實用新型實施例中氮化矽薄膜層示意圖；
圖6：本實用新型實施例中一種聚醯亞胺保護層示意圖；
圖7：本發明實施例中另一種聚醯亞胺保護層示意圖；
圖8：本發明實施例中單個器件中氮化矽薄膜層俯視示意圖；
圖9：本發明實施例中與單個器件對應的絲網俯視圖示意圖；
圖10：本發明實施例中局部晶圓中氮化矽薄膜層俯視示意圖；
圖11：本發明實施例中與局部晶圓對應的絲網俯視圖示意圖；
其中，11：矽襯底N-層；12：矽襯底N+層；13：P+區；21：氧化矽薄膜層；22：介質層；23：金屬層；24：氮化矽薄膜層；25：氮化矽薄膜層；31：擋板；32：絲網。
具體實施方式
為使本實用新型實施例的目的、技術方案和優點更加清楚，下面將結合本實用新型實施例中的附圖，對本實用新型實施例中的技術方案進行清楚、完整地說明，顯然，所描述的實施例是本實用新型一部分實施例，而不是全部的實施例。基於本實用新型中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬於本實用新型保護的範圍。
下面結合附圖，對本實用新型實施例提供的一種高壓半導體功率器件進行說明。
本實施例中高壓半導體功率器件包括矽襯底、氧化矽薄膜層、介質層、金屬層、氮化矽薄膜層和聚醯亞胺保護層。其中，
矽襯底可以為P型襯底，氧化矽薄膜層澱積在矽襯底上。
介質層澱積在氧化矽薄膜層上，介質層包括接觸孔。
金屬層澱積在介質層上，並向下填入接觸孔且與矽襯底的有源區接觸。
氮化矽薄膜層澱積在金屬層及其所在平面上，氮化矽薄膜層包括焊接窗口。
聚醯亞胺保護層通過絲網印刷澱積在氮化矽薄膜層上。
本實施例中氧化矽薄膜層、介質層、氮化矽薄膜層和聚醯亞胺保護層組成的複合結構，其中聚醯亞胺保護層作為高壓半導體功率器件鈍化層的保護薄膜層，提高了高壓半導體功率器件的可靠性，使其應用於高溫高壓環境時也可以保持穩定的擊穿電壓和漏電流。
圖1為本發明實施例中矽襯底有源區示意圖，如圖所示，本實施例中矽襯底包括矽襯底N-層11、矽襯底N+層12和P+區13。氧化矽薄膜層21澱積在矽襯底上，有源區窗口為矽襯底的有源區的窗口，便於金屬電極澱積在有源區上。
圖2為本發明實施例中介質層示意圖，如圖所示，本實施例中介質層22澱積在氧化矽薄膜層21和有源區組成的組合結構的表面上。
圖3為本發明實施例中接觸孔示意圖，如圖所示，本實施例中對介質層22進行光刻和刻蝕形成接觸孔，有源區通過該接觸孔暴露出來，便於電極金屬澱積。
圖4為本發明實施例中金屬電極示意圖，如圖所示，本實施例中金屬層澱積在介質層22上，其中一部分金屬層也向下填入接觸孔內與有源區接觸。最後對金屬層進行光刻和刻蝕形成金屬電極23。
本實施例中氧化矽薄膜層作為半導體功率器件鈍化層，可以防止矽襯底被雜質離子汙染或與周圍環境中某些成分發生化學反應而導致其表面電學性能發生變化。
圖5為本發明實施例中氮化矽薄膜層示意圖，如圖所示，本實施例中金屬電極23澱積在介質層22上並向下填入接觸孔與有源區接觸。在金屬電極23及其所在平面即金屬電極23和介質層22上澱積氮化矽薄膜層24，對氮化矽薄膜層24進行光刻和刻蝕形成焊接窗口，金屬電極24的一部分通過焊接窗口暴露出來。
圖6為本發明實施例中一種聚醯亞胺保護層示意圖，如圖所示，本實施例中聚醯亞胺保護層25澱積在氮化矽薄膜層24上。
下面結合附圖，對本實用新型實施例提供的另一種高壓半導體功率器件進行說明。
本實施例中高壓半導體功率器件包括矽襯底、氧化矽薄膜層、介質層、金屬層和聚醯亞胺保護層。其中，
矽襯底可以為P型襯底，氧化矽薄膜層澱積在矽襯底上。
介質層澱積在氧化矽薄膜層上，介質層包括接觸孔。
金屬層澱積在介質層上，並向下填入接觸孔且與矽襯底的有源區接觸。
聚醯亞胺保護層通過絲網印刷澱積在金屬層上並在其表面形成焊接窗口。
本實施例中氧化矽薄膜層、介質層和聚醯亞胺保護層組成的複合結構，其中聚醯亞胺保護層作為高壓半導體功率器件鈍化層的保護薄膜層，提高了高壓半導體功率器件的可靠性，使其應用於高溫高壓環境時也可以保持穩定的擊穿電壓和漏電流。
圖1為本發明實施例中矽襯底有源區示意圖，如圖所示，本實施例中矽襯底包括矽襯底N-層11、矽襯底N+層12和P+區13。氧化矽薄膜層21澱積在矽襯底上，有源區窗口為矽襯底的有源區的窗口，便於金屬電極澱積在有源區上。
圖2為本發明實施例中介質層示意圖，如圖所示，本實施例中介質層22澱積在氧化矽薄膜層21和有源區組成的組合結構的表面上。
圖3為本發明實施例中接觸孔示意圖，如圖所示，本實施例中對介質層22進行光刻和刻蝕形成接觸孔，有源區通過該接觸孔暴露出來，便於電極金屬澱積。
圖4為本發明實施例中金屬電極示意圖，如圖所示，本實施例中金屬層澱積在介質層22上，其中一部分金屬層也向下填入接觸孔內與有源區接觸。最後對金屬層進行光刻和刻蝕形成金屬電極23。
本實施例中氧化矽薄膜層作為半導體功率器件鈍化層，可以防止矽襯底被雜質離子汙染或與周圍環境中某些成分發生化學反應而導致其表面電學性能發生變化。
圖7為本發明實施例中另一種聚醯亞胺保護層示意圖，如圖所示，本實施例中聚醯亞胺保護層25澱積在金屬電極23上並在金屬電極23的表面形成焊接窗口，金屬電極24的一部分通過焊接窗口暴露出來。
進一步地，上述實施例中通過絲網印刷在金屬層或氮化矽薄膜層上澱積聚醯亞胺膠可以採用下述實施步驟：
1、在絲網上設置多個對位標記，對位標記與待加工晶圓一一對應。本實施例中在絲網上設置對未標記可以保證在加工單個或多個半導體功率器件的鈍化層時，準確地在每個待加工晶圓上澱積聚醯亞胺層，提高鈍化層加工的準確性和可靠性。
圖8為本發明實施例中單個器件中氮化矽薄膜層俯視示意圖，圖9為本發明實施例中與單個器件對應的絲網俯視圖示意圖，如圖所示，擋板31與金屬電極23對應，絲網32中未被擋板31遮蔽的部分與氮化矽薄膜層24對應。同時，擋板31與焊接窗口暴露出的金屬電極2323對應，絲網32中未被擋板31遮蔽的部分與焊接窗口未暴露出的金屬電極23及其平面部分對應。
圖10為本發明實施例中局部晶圓中氮化矽薄膜層俯視示意圖，圖11為本發明實施例中與局部晶圓對應的絲網俯視圖示意圖，如圖所示，擋板31與金屬電極23一一對應，絲網32中未被擋板31遮蔽的部分與氮化矽薄膜層24一一對應。
2、將絲網按照對位標記布置在待加工晶圓的上方。本實施例中絲網按照對位標記布置在待加工晶圓的上方後，每個待加工晶圓與絲網的間距應該保持相同，從而使得聚醯亞胺層準確地澱積在所有的待加工晶圓上。同時，擋板31與焊接窗口暴露出的金屬電極23一一對應，絲網32中未被擋板31遮蔽的部分與焊接窗口未暴露出的金屬電極及其平面部分一一對應。
3、在絲網上塗覆聚醯亞胺膠，聚醯亞胺膠透過絲網澱積在氮化矽薄膜層上。
本實施例中在實施步驟2之前還需要依據半導體功率器件的實際性能要求調整絲網與待加工晶圓的間距，該間距範圍可以為5～100um。即本實施例中聚醯亞胺保護層的厚度可以達到為5～100um。
本實施例中在實施步驟3後可以對聚醯亞胺膠進行前烘和固化形成聚醯亞胺保護層，其中前烘的溫度可以為70～130℃，前烘的時間可以為1～5min；固化的溫度可以為250～450℃，固化的時間可以為30～100min。本實施例中採用前烘和固化兩個工序即可形成聚醯亞胺保護層，省略了傳統工藝中塗膠、前烘、光刻、顯影和固化等工序，減小加工風險。
本實施例中採用絲網印刷方法塗覆聚醯亞胺保護層，進而對其進行前烘和固化形成聚醯亞胺保護層，加工流程較少且能夠防止聚醯亞胺保護層脫落提高半導體功率器件的工作可靠性；通過絲網印刷方法還可以調整聚醯亞胺保護層的厚度，使其滿足半導體功率器件應用於高壓高溫環境時的性能要求；通過絲網印刷方法還可以同時對多個晶圓進行聚醯亞胺保護層加工，提高了半導體功率器件鈍化層製造的工作效率並降低了工作成本。
顯然，本領域的技術人員可以對本實用新型進行各種改動和變型而不脫離本實用新型的精神和範圍。這樣，倘若本實用新型的這些修改和變型屬於本實用新型權利要求及其等同技術的範圍之內，則本實用新型也意圖包含這些改動和變型在內。