故障冗餘數據存儲電路的製作方法

2023-10-04 21:56:39

專利名稱：故障冗餘數據存儲電路的製作方法
技術領域：
本發明涉及在集成電路中的數據存儲，還涉及在啟動或者復位期間，包括在上電和存在著電壓電源噪聲的待機模式中，確保該數據存儲的初始狀態的完整性。
背景技術：
許多集成電路都包括觸發器或者鎖存器，這有助於執行各種時序的邏輯功能。同樣，靜態RAM也能夠用於構成電路的功能。當開啟集成電路的電源時，對於電路的正常操作來說，很重要的是，這些存儲元件都假設具有確定的初始狀態並且在開始任何功能操作之前將指定的數據進行正確的載入。如果在啟動的條件下存在著問題，則有可能使得存儲元件的狀態從所希望的初始狀態空翻，並且會存儲不正確的數據，這樣就會在後續的器件操作中產生錯誤。一般來說，經常是難以知道存儲元件是否已經正確地假設它們所希望的初始狀態以及該數據已經正確的載入，因為在器件操作中的功能性差錯有時是相當敏感的。因此，希望這些存儲元件至少部分能夠具有啟動條件問題的冗餘以及在器件操作期間的電壓電源噪聲的冗餘，使得這些存儲元件仍能輸出正確的數值。
本發明的目的是提供一種數據存儲電路，該數據存儲電路通常能夠在電路操作開始之前的啟動過程中以及在存在著電壓電源噪聲的器件操作期間糾正集成電路的存儲元件的初始狀態中所發生的差錯。

發明內容
上述目的已經可由故障冗餘或容錯數據存儲電路達到，該故障冗餘數據存儲電路具有多個存儲元件，所有的時鐘控制採用共用的時鐘信號並且從共用的數據輸入端載入，其中構成了在存儲電路中的各個存儲元件，從而可以預先安排這些元件處於假設的初始狀態中。存儲元件的輸出都是由邏輯門電路組合的，例如，可以採用AND(與)門邏輯門電路，這些輸出構成了存儲電路的總的數據輸出。各個存儲元件隨後就成為其它電路的多餘元件，它們的狀態可由邏輯門電路來輪詢或轉換。
如果在啟動過程中或者引起一個或多個存儲元件假設一個錯誤狀態的操作中任意信號線上存在著噪聲或故障，該問題將自動得到糾正，因為只要所有的存儲元件具有相似的影響且都處於錯誤的狀態，則該邏輯門只能產生一個不正確的數據輸出數值。這裡，啟動包括上電期間，以及在電路已經達到全功率且在開始任意操作以前的待機期間。故障冗餘電路繼續輸出較佳的初始狀態，直至通過有意將數據信號施加在共用的數據輸入線並且將數據載入該存儲元件中迫使該存儲元件進入到相反的狀態。
附圖
簡要說明圖是本發明較佳實施例的方框電路圖。
較佳實施例的詳細描述參照附圖，根據本發明的數據存儲電路具有兩個或者多個觸發器101，102，等等。其它存儲元件，例如，鎖存器或者SRAM單元，都可以用於觸發器的位置上。
存儲元件的一項重要特徵是所構成的存儲元件假設處於上電或者集成電路的任何功能操作開始之前的較佳狀態。眾所周知，在現有技術中，對於上述存儲元件類型的各個存儲元件來說，如何實現這些狀態都是已知的。例如，在本文所示的觸發器的情形中，眾所周知，觸發器是由包括交叉耦合的反相器對所構成的，因此在正常的上電條件下，反相器的上拉和下拉電晶體可以具有相對較大的尺寸，使之可以基本上以大於50％(例如，達到90％)的機率支持觸發器的0輸出狀態。然而，在異常的上電或待機條件下，例如，在存儲元件的一個或多個信號輸入線上存在著噪聲或波動時，可以假設它們處於相反的狀態。
各個存儲元件101，102，都具有時鐘輸入、數據輸入和數據輸出。它們也可以具有復位輸入，但沒有顯示。所有存儲元件的時鐘輸入都連接著可接受時鐘信號CK的共用時鐘線12。所有存儲元件的數據輸入也同樣連接著可在初始上電之後接受數據輸入信號DIN的共用數據輸入線14。任何其它輸入，例如，復位信號，也同樣可以由存儲元件以共用的方式接受。
所有存儲元件101，102等的輸出Q都連接著一個與邏輯門電路16(該邏輯門可以採用NAND門和反相器構成)的各個輸入。與邏輯門電路16輸出0邏輯數值，除非所有的輸入都處於1邏輯數值。如果存儲元件構成可支持0初始數值，則除非在存儲電路中的所有存儲元件都空翻至1邏輯數值，否則邏輯門輸出20將處於0。
假設各個觸發器的狀態分別受到異常條件的影響，則各個觸發器在這樣的條件下只有10％出錯空翻至1狀態的機會意味著兩個觸發器只有1％都空翻至1狀態的機會，以及三個觸發器只有0.1％都空翻至1狀態的機會，等等。各個觸發器都可以作為其它觸發器的多餘存儲器使用，以確保所希望的初始輸出。在存儲電路中的存儲元件(觸發器，鎖存器，SRAM單元等等)的數量是有利於在啟動時序中的冗餘差錯糾正和各個附加存儲元件的附加空間與功率需要之間的折衷。典型的是，每個存儲電路採用兩個觸發器就足夠了。
值得注意的是，上電性能是「弱」模擬性能，它適用於當電源電壓逐步上升至它的正常工作電壓時有效地定義存儲元件的初始狀態。當數據隨後寫入時，該寫入會使存儲元件的初始性能過功率，該寫入是數字處理過程。在待機和其它非寫入模式過程中，本發明是十分有效的，以便於確保在存儲狀態中的完整性。
權利要求
1.一種故障冗餘數據存儲電路，包括多個存儲元件，所構成的所有所述存儲元件假設具有較佳的初始狀態，各個存儲元件具有時鐘輸入、數據輸入和數據輸出，所有的所述存儲元件的時鐘輸入都連接著共用的時鐘輸入線，所有的所述存儲元件的數據輸入都連接著數據存儲電路的共用的數據信號線；以及，一個邏輯門電路，它具有一組連接著所有所述存儲元件的各個數據輸出的輸入和具有一個對應於所述存儲元件的所述較佳初始狀態的輸出，直至通過在所述共用數據輸入線上施加信號改變所述元件。
2.如權利要求1所述的電路，其特徵在於，所述邏輯門電路是一個與門電路。
3.如權利要求1所述的電路，其特徵在於，所述存儲元件選自觸發器、鎖存器和RAM單元所構成的組。
4.如權利要求1所述的電路，其特徵在於，所述存儲元件的數量是2。
5.一種故障冗餘數據存儲電路，包括一對觸發器，兩個觸發器都構成假設較佳的初始狀態，兩個觸發器都具有時鐘輸入、數據輸入和數據輸出，兩個觸發器的時鐘輸入梁連接著共用的時鐘信號線，兩個觸發器的數據輸入都連接著數據存儲電路的共用數據輸入線；以及，一個邏輯門電路，它具有一對連接著兩個觸發器的數據輸出的輸入並具有一個輸出。
6.如權利要求5所述的電路，其特徵在於，所述邏輯門電路是一個與門電路。
全文摘要
一種故障冗餘數據存儲電路，它適用於集成電路，即使在存在著影響輸入存儲電路的一個或多個信號的異常啟動條件下，它仍可以高的機率產生指定的初始輸出狀態(D
文檔編號H01LGK1836215SQ200480021232
公開日2006年9月20日 申請日期2004年5月11日 優先權日2003年6月2日
發明者P·S·吳 申請人:愛特梅爾股份有限公司