一種雙鰭型溝道圍柵場效應電晶體及其製備方法
2023-10-06 20:30:19 1
專利名稱：一種雙鰭型溝道圍柵場效應電晶體及其製備方法
技術領域：
本發明屬於超大規模集成電路(ULSI)中的金屬氧化物半導體場效應電晶體(MetalOxide Silicon Field Effect Transistor-MOSFET)技術領域，具體涉及一種雙鰭型溝道圍柵MOSFET及其製備方法。
背景技術：
隨著集成電路的廣泛應用和高速發展，MOSFET技術已經進入納米領域。當常規單柵MOSFET的柵長按比例縮小到亞50nm以後，柵控能力差、短溝效應惡化、洩漏電流大和開態驅動電流不足等問題將會表現得越來越嚴重。為了提高MOSFET(也可稱為器件)的柵控能力、減小洩漏電流、提高開態驅動電流、增大開關比、抑制短溝效應，人們提出了很多雙柵或多柵器件，如FinFET雙柵器件、三柵器件、Ω柵器件和圍柵器件(Gate-all-around)等。在同樣條件下，圍柵器件的柵控能力最強，特性也是最優的。隨著器件的柵長按比例縮小，為了保持良好的電學特性，雙柵或多柵器件的溝道橫截面的尺寸將會減小到10nm左右，這些器件也可稱為納米線(Nanowire)器件。圍柵器件和納米線器件，以其柵控能力強、短溝效應抑制明顯、器件特性優異，引起人們極大關注和研究熱情。
但是，現在已報導的納米線器件和納米尺度的圍柵器件，或者受到結構本身的局限，或者會帶來工藝製備上的困難等，使得納米線器件和圍柵器件的優勢往往不能充分體現。
譬如，文獻1(F.L.Yang，D.H.Lee，H.Y.Chen，et al.，「5nm-gate nanowire FinFET」，in Symp.VLSI Tech.Dig.，2004，pp196-197)所示的納米線Ω柵器件(如圖1(a)-(d)所示)，存在如下問題(1)在SOI襯底上製備，成本很高；(2)由於製備矽納米線需要很薄的頂層矽膜，SOI襯底上的溝道與源漏的矽膜厚度相同，如圖1(c)所示，使得源漏的寄生串聯電阻增大，開態驅動電流有限；(3)同時，該矽納米線器件的沿溝道垂直方向的剖面結構為Ω柵結構，如圖1(b)和(d)所示，不是圍柵結構，柵控能力還有待於進一步提高。
針對文獻1中的問題，文獻2(S.D.Suk，S.Y.Lee，et al.，「High performance 5nm radiusTwin Silicon Nanowire MOSFET(TSNWFET)fabrication on bulk Si wafer，characteristics，andreliability」，in IEDM Tech.Dig.，2005，pp717-720)提出了如圖2(a)-(c)所示的矽納米線圍柵場效應電晶體，其特徵在於(1)基於體矽襯底，減小了襯底成本；(2)源和漏都與體矽襯底相連，可以採用較深的源漏結，減小源漏的寄生串聯電阻，增大開態驅動電流；(3)在體矽襯底上面的溝道是完全相同的剖面結構為圓形、D≤10nm的雙矽納米線，並被柵氧和多晶矽柵圍繞，形成雙矽納米線圍柵器件；可以顯著提高柵控能力、抑制短溝效應，並提高了近一倍的開態驅動電流。
但是，這種雙納米線圍柵器件，還存在如下問題(1)如圖2(b)和(c)所示，在溝道區即雙納米線的正下方的體矽襯底表面存在寄生管，由寄生的柵氧、寄生的溝道以及共用的源、漏和多晶矽柵組成；寄生管使得該器件的洩漏電流增大、開關比減小，使得器件功耗增大，不適於低功耗邏輯(Low-power Logic)應用；寄生管的柵電容也使得總的柵電容增大，使得器件的交流特性惡化，也降低了器件開關速度，不適於高速邏輯(High-speed Logic)應用；(2)同時，在工藝製備中，文獻2的SiGe腐蝕犧牲層和作為納米線的矽層都是外延生長的，工藝成本仍然很高；(3)在相同的版圖下，有源區版的溝道區寬度一定(50～80nm)，文獻2的器件的有效溝道寬度為2πD≈6D(約60nm)，即就是這種器件的有效溝道寬度有限，這將限制開態驅動電流的進一步提高。
因此，如何進一步優化MOSFET的器件結構和工藝製備方法、提高器件性能(如減小洩漏電流、增大開態驅動電流、提高開關比、減小寄生管效應、優化交流特性、提高器件開關速度)，充分體現使得納米線器件或者圍柵器件的優勢，正是現在國際上MOSFET領域研究的熱點和難點。
發明內容
針對上述的雙納米線圍柵器件存在的問題，為了進一步優化器件直流特性和交流特性、提高器件開關速度，本發明提出了一種雙鰭型溝道圍柵場效應晶體。
一種雙鰭型溝道圍柵場效應電晶體，該場效應電晶體基於體矽襯底，溝道被柵氧和多晶矽柵圍繞、形成圍柵結構，源和漏都與體矽襯底相連，溝道為兩個完全相同的鰭型Fin，形成雙鰭型溝道，鰭型溝道的剖面結構為長方形；雙鰭型溝道的正下方和體矽襯底之間有一層厚的二氧化矽絕緣層，形成雙鰭型溝道即體在絕緣層上的結構。
所述的雙鰭型溝道截面為，寬度W≤10nm、高度H為30～50nm的長方形；雙鰭型溝道的有效溝道寬度為160～240nm。
所述的雙鰭型溝道的正下方和體矽襯底之間的二氧化矽絕緣層的厚度為150～250nm。
所述的源和漏的結深大於雙鰭型溝道的高度，可以達到40～60nm。
本發明的另一目的是提供一種上述的雙鰭型溝道圍柵場效應電晶體的製備方法。該製備方法，包括如下步驟1)在體矽襯底上，澱積二氧化矽和氮化矽；有源區版光刻；刻蝕氮化矽和二氧化矽，形成雙層硬掩膜；
2)刻蝕場區的矽，刻蝕的尺寸自對準定義了雙鰭型溝道的剖面結構的高度H；再二氧化矽澱積、刻蝕形成側牆，以保護溝道；3)刻蝕場區的矽，形成淺槽；各向同性刻蝕矽，使得溝道的正下方的矽被刻空；去掉二氧化矽側牆，溼法腐蝕氮化矽，橫向腐蝕的尺寸自對準定義雙鰭型溝道的剖面結構的寬度W，寬度W小於高度H；4)澱積二氧化矽，化學機械拋光平坦化，形成淺槽隔離；同時形成溝道即體在絕緣層上的結構，而源和漏仍然與體矽襯底相連；5)再次澱積氮化矽層；柵版光刻，柵版與上述步驟3中氮化矽橫向腐蝕的位置的覆蓋，自對準定義雙鰭型溝道的位置；刻蝕兩層氮化矽、再刻蝕二氧化矽和矽，自對準形成在絕緣層上的雙鰭型溝道；6)腐蝕二氧化矽，使得雙鰭型溝道懸空；工藝優化雙鰭型溝道的結構，形成完全相同的截面為長方形的雙鰭型溝道，幹氧氧化形成柵氧；7)澱積多晶矽作為柵材料，磷摻雜和退火激活，化學機械拋光平坦化，形成圍繞雙鰭型溝道的柵氧和多晶矽柵，形成圍柵結構；8)去氮化矽，摻雜注入砷，形成n+源和漏。
所述的步驟1)中，有源區版的溝道區的寬度為50～80nm。
所述的步驟2)中，刻蝕場區的矽35～60nm。
所述的步驟3)中，刻蝕場區的矽250～350nm，即為淺槽的深度；各向同性刻蝕矽30～50nm。
所述的步驟3)中，氮化矽的橫向腐蝕的尺寸為15～20nm。
所述的步驟4)中，澱積二氧化矽的厚度為400～500nm。
其中，本發明的BOI結構的雙鰭型溝道圍柵器件的一些關鍵結構參數，如雙鰭型溝道的寬W和高H、BOI結構的二氧化矽絕緣層的厚度、柵長LG、柵氧厚度、溝道和源漏的摻雜濃度和分布，都可以根據設計需要作出調整。本發明的製備方法，採用常規CMOS製備的工藝，如氧化、澱積、刻蝕和腐蝕等，通過新的工藝集成(Process Integration，即工藝的組合)，在體矽襯底上可以自對準實現BOI結構(體在絕緣層上)的雙鰭型溝道圍柵場效應電晶體。該製備方法與現有的常規CMOS技術完全兼容，不需要SOI襯底、也不需要高成本的外延等工藝，在實現優化的器件特性的同時，也可以減小襯底成本和工藝製備成本。
相比於文獻2，本發明的雙鰭型溝道圍柵器件的優點在於(1)最大的特點在於採用了雙鰭型溝道的圍柵結構，雙鰭型溝道的寬度≤10nm、高度為30～50nm，在相同的版圖下(有源區版的溝道區寬度為50～80nm)，其有效溝道寬度至少可以達到160nm(而文獻2的有效溝道寬度約為60nm)，因此開態驅動電流可以提高約兩倍。(2)採用BOI結構，雙鰭型溝道的正下方有一個厚的二氧化矽絕緣層，可以消除在溝道正下方的體矽襯底表面的寄生管，阻斷寄生管的洩漏通道，減小洩漏電流，提高器件的開關比，減小器件功耗；(3)BOI結構消除寄生管、減小了寄生柵電容，優化圍柵器件的交流特性；結合開態驅動電流的數倍提高，可以顯著提高器件開關速度。
因此，本發明所提出的體在絕緣層上(BOI結構)的雙鰭型溝道圍柵器件，在直流特性和器件開關速度上都有著顯著的優勢，在高速、高性能和低功耗的邏輯電路中有著廣闊的應用前景，尤其適於高速、高性能邏輯電路應用。
圖1為文獻1的納米線Ω柵器件的版圖和結構圖其中，圖1(a)為該器件的版圖示意圖，M1為有源區版，M2為柵版；圖1(b)為該器件的沿溝道的垂直方向(A1A2方向)的剖面結構示意圖，該器件為Ω柵結構；圖1(c)為該器件的沿溝道方向(B1B2方向)的剖面結構示意圖；圖1(d)為圖1(b)對應的掃描電鏡照片。
圖1(b)-(d)中，相同的標號表示相同的部件101-SOI矽片襯底的背面矽 102-SOI矽片襯底的二氧化矽埋層(Buried-Oxide)103-多晶矽柵(Poly-Si Gate)104-納米線Ω柵器件的柵氧105-納米線Ω柵器件的溝道 106-納米線Ω柵器件的源107-納米線Ω柵器件的漏圖2為文獻2的納米線圍柵器件的版圖和結構示意圖其中，圖2(a)為該器件的版圖示意圖，M1為有源區版，M2為柵版，深色的部分為雙納米線；圖2(b)為該器件的沿溝道的垂直方向(A1A2方向)的剖面結構示意圖，可以看到溝道為雙納米線的結構，同時雙納米線即溝道的正下方存在寄生管；圖2(c)為該器件的沿溝道方向(B1B2方向)的剖面結構示意圖。
圖2(b)和(c)中，相同的標號表示相同的部件201-體矽襯底(p-摻雜) 202-STI隔離的場區的二氧化矽203-多晶矽柵(Poly-Si Gate)204-雙納米線圍柵器件的柵氧205-雙納米線(溝道)206-雙納米線(溝道)正下方的寄生管的柵氧207-寄生管的溝道208-雙納米線圍柵器件的源209-雙納米線圍柵器件的漏圖3為本發明所提供的基於體矽襯底的體在絕緣層上(BOI結構)的雙鰭型溝道圍柵器件的版圖和結構示意圖其中，圖3(a)為該器件的版圖示意圖，M1為有源區版，M2為柵版，深色的部分為雙鰭型溝道；圖3(b)為該器件的沿溝道的垂直方向(A1A2方向)的剖面結構示意圖，可以看到溝道為雙鰭型的結構，同時雙鰭型溝道的正下方有一層厚的二氧化矽絕緣層，可以消除襯底的寄生管；圖3(c)為該器件的沿溝道方向(B1B2方向)的剖面結構示意圖，可以看到溝道的位置為BOI結構，而源和漏仍然與體矽襯底相連。
圖3(b)和(c)中，相同的標號表示相同的部件301-體矽襯底(p-摻雜) 302-STI隔離的場區的二氧化矽303-多晶矽柵(Poly-Si Gate)304-柵氧305-雙鰭型溝道 306-雙鰭型溝道正下方和體矽襯底之間的二氧化矽絕緣層307-源 308-漏圖4(a)和(b)為本發明提供的BOI結構的雙鰭型溝道圍柵器件的漏端電流(包括洩漏電流Ioff、開態驅動電流Ion)、柵電容(CG)與文獻2的比較圖表。
圖5(a)-(h)是本發明一實施例的基於體矽襯底的體在絕緣層上(BOI結構)的雙鰭型溝道圍柵器件的製備方法的工藝流程及其各步驟所對應產品結構的示意圖。
圖5(a)-(h)中，相同的標號表示相同的部件501-體矽襯底(p-摻雜) 502-作硬掩膜的SiO2層503-作硬掩膜的Si3N4層 504-保護矽溝道的SiO2側牆505-懸空的矽溝道(其厚度可以定義雙鰭型溝道的剖面結構的高度H)506-矽溝道的正下方的懸空位置(用來填充SiO2作絕緣層)507-Si3N4層被橫向腐蝕的位置(定義雙鰭型溝道的位置，橫向腐蝕的尺寸定義了雙鰭型溝道的剖面結構的寬度W)508-STI隔離的場區的二氧化矽509-雙鰭型溝道的正下方的SiO2絕緣層510-用作CMP平坦化停止層的Si3N4層511-雙鰭型溝道512-柵氧513-多晶矽柵(Poly-Si Gate)514-源515-漏具體實施方式
以下結合附圖詳細描述本發明所提供的雙鰭型溝道圍柵場效應電晶體及其製備方法，但不構成對本發明的限制。
如圖3所示，為本實施例的雙鰭型溝道圍柵器件。該器件基於體矽襯底。從沿溝道的垂直方向的剖面結構看，溝道為兩個完全相同的長方形的鰭型(Twin Fin)，即雙鰭型溝道，其寬度≤10nm、高度為30～50nm，其有效溝道寬度可以達到160～240nm；雙鰭型溝道被柵氧(Gate Oxide)圍繞、然後再被柵(Gate)圍繞，形成圍柵器件；在雙鰭型溝道的正下方和襯底之間，有一層厚150～250nm的二氧化矽絕緣層，形成雙鰭型溝道(可簡稱為體)在絕緣層上的結構(Body-on-Insulator，BOI結構)。從沿溝道方向的剖面結構看，體在絕緣層上，而源和漏都與襯底相連，源和漏的結深大於雙鰭型溝道的高度，可以達到40～60nm，以減小源和漏的寄生串聯電阻。
如圖3(a)所示為該器件的版圖，M1有源區版被M2柵版覆蓋的部分為溝道區、沒被覆蓋的部分為源區和漏區，溝道區的寬度(A1A2方向)為60nm，溝道區的長度(B1B2方向)即柵長30nm。如圖3(b)和(c)分別為該器件的沿溝道的垂直方向(A1A2方向)和沿溝道方向(B1B2方向)的剖面結構。如圖3(b)中作為溝道的雙鰭型溝道305的剖面結構為寬10nm高30nm的長方形，雙鰭型溝道的有效溝道寬度為160nm；雙鰭型溝道被厚度為1.2nm的柵氧304圍繞，再被厚200nm的多晶矽柵303圍繞，上面有厚100nm的多晶矽、下面有厚70nm的多晶矽；雙鰭型溝道305正下方有一層厚200nm的二氧化矽絕緣層306，形成體在絕緣層上的BOI結構。如圖3(c)中STI隔離的場區的二氧化矽302厚300nm；由於採用BOI結構，雙鰭型溝道305和多晶矽柵303都形成在絕緣層上；源307、漏308仍然與體矽襯底301相連，可以採用較大的結深40nm，以減小源和漏的寄生串聯電阻，增大開態驅動電流。厚的二氧化矽絕緣層306，可以消除了溝道正下方的體矽襯底301上的可能存在的寄生管效應，減小洩漏電流、提高開關比、減小柵電容、優化交流特性、提高器件開關速度。
本實施例中的雙鰭型溝道圍柵器件的直流特性和交流特性，與文獻2的比較，分別如圖4(a)和(b)所示。兩種器件的柵長30nm、柵氧厚度1.2nm、閾值電壓0.22V(伏特)等參數相同，本發明的器件的雙鰭型溝道的寬10nm高30nm，而文獻2的雙納米線的直徑10nm。圖4(a)為直流特性的漏端電流(包括洩漏電流Ioff、開態驅動電流Ion)的比較圖中橫坐標為柵電壓(VG)，縱坐標為漏端電流(ID)，漏壓1.1V時。(1)柵壓0V時的ID定義為為洩漏電流Ioff，本發明的器件相比文獻2的器件，可以使得Ioff減小12倍；(2)柵壓1.1V時的ID定義為開態驅動電流Ion，由於本發明的圍柵器件採用雙鰭型溝道，其有效溝道寬度可以增大約兩倍，開態驅動電流提高187％；(3)開關比(Ion/Ioff)可以提高約34倍。圖4(b)為交流特性的柵電容(CG)的比較圖中橫坐標為VG，縱坐標為柵電容CG，可以看出本發明的器件由於消除了襯底的寄生管、減小了寄生柵電容，即使本徵柵電容(與有效溝道寬度成正比)增大約兩倍，在柵壓1.1V，總的柵電容近似相等。器件開關速度以Ion/CG·Vdd來衡量，Vdd為工作電壓、取1.1V，本發明的器件相比文獻2的器件，器件開關速度可以提高180％。
本發明雙鰭型溝道圍柵場效應電晶體的製備方法，主要包括如下步驟(步驟1-步驟8)步驟1在體矽襯底，澱積二氧化矽(SiO2)和氮化矽(Si3N4)；溝道注入硼；有源區版光刻，有源區版的溝道區的寬度為50～80nm；刻蝕氮化矽和氧化層，形成雙層硬掩膜。
步驟2刻蝕場區的矽35～60nm，刻蝕的尺寸自對準地定義雙鰭型溝道的剖面結構的高度H；再澱積SiO2、刻蝕形成側牆，保護溝道。
步驟3刻蝕場區的矽250～350nm，形成淺槽；各向同性刻蝕矽30～50nm，大於有源區版的溝道區的一半寬度，使得溝道區位置下面的矽都被刻空；去掉SiO2側牆，溼法腐蝕Si3N4為15～20nm(溼法腐蝕是各向同性的)，橫向腐蝕的尺寸自對準地定義雙鰭型溝道的剖面結構的寬度W，寬度W小於高度H。
步驟4澱積SiO2為400～500nm，大於淺槽的深度；化學機械拋光(CMP)平坦化，形成淺槽隔離(STI)；同時形成BOI結構，溝道即體在二氧化矽絕緣層上，而源和漏仍然與體矽襯底相連。
步驟5再次澱積Si3N4層；柵版光刻，柵版與上述步驟3中氮化矽橫向腐蝕的位置的覆蓋，自對準定義雙鰭型溝道的位置；刻蝕兩層Si3N4，再刻蝕SiO2和矽，自對準形成在二氧化矽絕緣層上的雙鰭型溝道。
步驟6腐蝕二氧化矽70～100nm，使得雙鰭型溝道懸空；工藝優化雙鰭型溝道的結構，最後形成兩個完全相同的寬W≤10nm、高H為30～50nm的長方形的雙鰭型溝道。幹氧氧化，形成柵氧。
步驟7澱積多晶矽作為柵材料，磷摻雜和RTP(快速熱退火)激活，CMP平坦化。柵氧和多晶矽柵都圍繞雙鰭型溝道，即形成圍柵的結構。
步驟8去Si3N4，源漏摻雜注入砷，形成結深40～60nm的n+源和漏。
如圖6所示。圖6(a)-(n)所示的各器件結構與該製備方法中的各步驟對應。
以下結合各附圖對該製備方法進行詳細說明步驟1在p(100)體矽襯底上，澱積SiO2層30nm和Si3N4層100nm；溝道注入硼；M1有源區版光刻，有源區版溝道區的寬度為60nm；刻蝕Si3N4和SiO2，形成雙層硬掩膜。
步驟2刻蝕場區的矽35nm，這個尺寸可以定義雙鰭型溝道的剖面結構的高度H；再澱積SiO2，刻蝕SiO2形成側牆，保護矽溝道。形成如圖5(a)所示的剖面結構(沿溝道的垂直方向，如4(a)所示的A1A2方向)。
步驟3再次刻蝕場區的矽250nm，形成淺槽；各向同性刻蝕矽40nm，使得溝道區位置下面的矽都被刻空；去掉SiO2側牆，溼法腐蝕Si3N4約15nm。腐蝕Si3N4的位置與M2柵版的覆蓋可以定義雙鰭型溝道的位置；橫向腐蝕的尺寸可以定義雙鰭型溝道的剖面結構的寬度W。形成如圖5(b)所示的剖面結構(沿A1A2方向)。
步驟4澱積SiO2約500nm，化學機械拋光(CMP)平坦化，形成STI隔離；同時形成BOI結構，溝道在絕緣層上，而源和漏仍然與體矽襯底相連。形成如圖5(c)所示的剖面結構(沿A1A2方向)，對應的B1B2方向的剖面結構如圖5(d)所示。
步驟5澱積Si3N4層，M2柵版光刻，刻蝕兩層Si3N4，再刻蝕SiO2和矽，自對準形成在二氧化矽絕緣層上的雙鰭型溝道，形成如圖5(e)所示的剖面結構(沿A1A2方向)。
步驟6腐蝕SiO2約70nm，使得雙鰭型溝道懸空(但是雙鰭型溝道正下方還有較厚的絕緣層)。形成如圖5(f)所示的剖面結構(沿B1B2方向)；優化雙鰭型溝道的結構，在H2環境950℃高溫爐退火30分鐘，改善雙鰭型溝道的表面質量，並犧牲氧化減薄，使得雙鰭型溝道的寬度減小到10nm、高度減小到30nm。再850℃幹氧氧化、生成柵氧1.2nm。
步驟7澱積多晶矽約250nm，摻雜磷(P)約1×1016cm-2/40KeV，RTP(快速熱退火)950℃、10s激活P，CMP平坦化。柵氧和多晶矽柵都圍繞雙鰭型溝道，形成圍柵器件。形成如圖5(g)所示的剖面結構(沿A1A2方向)。
步驟8去Si3N4，源漏摻雜As(砷)約5×1015cm-2/40KeV。形成如圖5(h)所示的剖面結構(沿B1B2方向)。
步驟9進一步進行常規的後續工藝步驟，澱積低氧層，RTP退火激活雜質，光刻、刻蝕引線孔，濺射金屬，光刻、刻蝕形成金屬線，合金，鈍化。
最後得到可以用於測試的體在絕緣層上(BOI結構)的雙鰭型溝道圍柵器件，其柵長30nm、雙鰭型溝道的剖面結構的寬10nm高30nm、雙鰭型溝道正下方和體矽稱底之間的二氧化矽絕緣層厚度為200nm。
以上通過詳細實施例描述了本發明所提供的雙鰭型溝道圍柵器件及其製備方法，本領域的技術人員應當理解，在不脫離本發明實質的範圍內，可以對本發明的器件結構做一定的變形或修改；其製備方法也不限於實施例中所公開的內容。
權利要求
1.一種雙鰭型溝道圍柵場效應電晶體，該場效應電晶體基於體矽襯底，溝道被柵氧和多晶矽柵圍繞、形成圍柵結構，源和漏都與體矽襯底相連，其特徵在於溝道為兩個完全相同的鰭型Fin，形成雙鰭型溝道，鰭型溝道的剖面結構為長方形；雙鰭型溝道的正下方和體矽襯底之間有一層厚的二氧化矽絕緣層，形成雙鰭型溝道即體在絕緣層上的結構。
2.如權利要求1所述的雙鰭型溝道圍柵場效應電晶體，其特徵在於，所述的雙鰭型溝道的截面為，寬度W≤10nm、高度H為30～50nm的長方形；雙鰭型溝道的有效溝道寬度為160～240nm。
3.如權利要求1所述的雙鰭型溝道圍柵場效應電晶體，其特徵在於，所述的雙鰭型溝道的正下方和體矽襯底之間的二氧化矽絕緣層的厚度為150～250nm。
4.如權利要求1所述的雙鰭型溝道圍柵場效應電晶體，其特徵在於，所述的源和漏的結深大於雙鰭型溝道的高度，為40～60nm。
5.一種製備如權利要求1所述的雙鰭型溝道圍柵場效應電晶體的方法，其特徵在於，包括以下步驟1)在體矽襯底上，澱積二氧化矽和氮化矽；有源區版光刻；刻蝕氮化矽和二氧化矽，形成雙層硬掩膜；2)刻蝕場區的矽，刻蝕的尺寸自對準定義了雙鰭型溝道的剖面結構的高度H；再二氧化矽澱積、刻蝕形成側牆，以保護溝道；3)刻蝕場區的矽，形成淺槽；各向同性刻蝕矽，使得溝道的正下方的矽被刻空；去掉二氧化矽側牆，溼法腐蝕氮化矽，橫向腐蝕的尺寸自對準定義雙鰭型溝道的剖面結構的寬度W，寬度W小於高度H；4)澱積二氧化矽，化學機械拋光平坦化，形成淺槽隔離；同時形成溝道即體在絕緣層上的結構，而源和漏仍然與體矽襯底相連；5)再次澱積氮化矽層；柵版光刻，柵版與上述步驟3中氮化矽橫向腐蝕的位置的覆蓋，自對準定義雙鰭型溝道的位置；刻蝕兩層氮化矽、再刻蝕二氧化矽和矽，自對準形成在絕緣層上的雙鰭型溝道；6)腐蝕二氧化矽，使得雙鰭型溝道懸空；工藝優化雙鰭型溝道的結構，形成完全相同的截面為長方形的雙鰭型溝道，幹氧氧化形成柵氧；7)澱積多晶矽作為柵材料，磷摻雜和退火激活，化學機械拋光平坦化，形成圍繞雙鰭型溝道的柵氧和多晶矽柵，形成圍柵結構；8)去氮化矽，摻雜注入砷，形成n+源和漏。
6.如權利要求5所述的製備方法，其特徵在於，所述的步驟1)中，有源區版的溝道區的寬度為50～80nm。
7.如權利要求5或6所述的製備方法，其特徵在於，所述的步驟2)中，刻蝕場區的矽35～60nm。
8.如權利要求5所述的製備方法，其特徵在於，所述的步驟3)中，刻蝕場區的矽250～350nm，即為淺槽的深度；各向同性刻蝕矽30～50nm。
9.如權利要求5或8所述的製備方法，其特徵在於，所述的步驟3)中，氮化矽的橫向腐蝕的尺寸為15～20nm。
10.如權利要求5所述的製備方法，其特徵在於，所述的步驟4)中，澱積二氧化矽的厚度為400～500nm。
全文摘要
本發明提供了一種雙鰭型溝道圍柵場效應晶體，屬於超大規模集成電路中的金屬氧化物半導體場效應電晶體技術領域。該場效應電晶體基於體矽襯底，溝道被柵氧和多晶矽柵圍繞、形成圍柵結構，源和漏都與體矽襯底相連，溝道為兩個完全相同的截面為長方形的鰭型Fin，形成雙鰭型溝道；雙鰭型溝道的正下方和體矽襯底之間有一層厚的二氧化矽絕緣層，形成雙鰭型溝道即體在絕緣層上的結構。本發明在高性能、高速和低功耗邏輯電路應用中都有明顯優勢。本發明還提供了一種上述的場效應電晶體的製備方法，該方法不需要SOI襯底和高成本的外延工藝，可以減小襯底成本和工藝製備成本。
文檔編號H01L21/02GK101060136SQ20071011040
公開日2007年10月24日 申請日期2007年6月5日 優先權日2007年6月5日
發明者周發龍, 吳大可, 黃如, 王鵬飛, 諸葛菁, 張興 申請人:北京大學