一種fpga的時鐘信號輸出電路及其處理方法
2024-01-23 05:55:15
專利名稱：一種fpga的時鐘信號輸出電路及其處理方法
技術領域：
本發明涉及一種FPGA時鐘信號輸出電路。
背景技術：
現代集成電路設計中，FPGA的使用日漸普遍，尤其在ASIC設計及 應用領域，FPGA既可完成ASIC設計流程中的原型-驗證，亦可在要求相 對簡單的ASIC設計中直接擔當ASIC角色。
對於FPGA系統而言，無論用於原型驗證亦或直接做為ASIC使用， 經常需要輸出時鐘信號給外圍設備，如SDRAM的時鐘、LCD的時鐘、攝 像頭的時鐘等。但是，由於FPGA生產工藝的特殊性，在出廠之前內部 元件之間的連線已經完全固定，時鐘樹結構已經被預先固化在FPGA芯 片中；同時，由於FPGA具有連線延時相對門延時較大的特點，所以FPGA 不能如同ASIC —樣通過動態搭建時鐘緩衝器樹的方法解決時鐘偏差問 題。另外，從FPGA的全局緩沖器單元送出的時鐘信號亦不能直接連接 到FPGA的輸出引腳PAD。
現有技術中，若FPGA需要向外輸出時鐘，則將全局緩衝器BUFG (Buffer Global)輸出的時鐘信號連接到兩個串行的反相器上，再連 接到FPGA的PAD上。圖3是現有技術中FPGA時鐘輸出電路圖。如圖 所示，經過時鐘管理單元生成的時鐘信號進入FPGA的BUFG,然後進入 各觸發器的時鐘端。若此時需要向外輸出時鐘信號，則將BUFG之後的 時鐘信號通過兩級反相門，經過FPGA的PAD向外輸出。在這樣的處理 電路及方法中，BUFG輸出的時鐘信號既進入觸發器的時鐘端，又經過 了普通邏輯單元，因此，BUFG之後的時鐘樹產生了較大的延時；而且， 輸出的時鐘信號所指向的外設負載，可能通過兩級反相門的輸出電路 反向影響到時鐘樹上其他路時鐘信號，致使其他信號發生相位的偏移 及幅值的變化，嚴重時，導致整個FPGA時鐘樹的崩塌。
發明內容
本發明的目的是針對現有技術中存在的FPGA時鐘輸出信號的延時 及其對FPGA內部時鐘樹的負面影響問題，提出了一種全新的FPGA時 鍾信號輸出電路，以及FPGA時鐘信號輸出前的處理方法。
根據本發明的第一方面，提供了一種FPGA時鐘信號輸出電路，含 有時鐘管理單元和全局緩衝器，時鐘管理單元產生的時鐘信號經全局 緩沖器分配，而且，該FPGA時鐘信號輸出電路還含有觸發器單元和選 擇器，觸發器單元的時鐘信號端與全局緩衝器的輸出端連接，觸發器 單元的數據輸入信號為恆定的邏輯信號，觸發器單元提供正、反輸出 信號給選擇器的輸入信號端，該選擇器的控制信號端與所述的時鐘管 理單元輸出的時鐘信號端連接，選擇器輸出時鐘信號到FPGA的輸出引 腳。
在本發明的第一方面中，優選的是所述的觸發器單元由並行的兩個 觸發器組成，觸發器單元的數據輸入信號為兩個觸發器的數據輸入信 號，觸發器單元的正、反輸出信號分別由兩個觸發器的輸出端提供。
優選的是，將所述兩個觸發器的數據輸入信號反相，使選擇器輸出 的時鐘信號反相。
優選的是，將每一個所述觸發器的輸出端替換為相位相反的該觸發 器的另一輸出端，使選擇器輸出的時鐘信號反相。
在本發明的第一方面中，優選的是所述的觸發器單元由一個觸發器 組成，該觸發器的數據輸入信號為觸發器單元的數據輸入信號，其正、 反相輸出信號分別作為觸發器單元的正、反相輸出信號。
優選的是，將所述觸發器的數據輸入信號反相，使選擇器輸出的時 鍾信號反相。
在本發明的第一方面中，優選的是，通過將所述選擇器控制信號反
相，使選擇器輸出的時鐘信號反相。
在本發明的第一方面中，優選的是，所述的選擇器為二選一選擇器。 在本發明的第一方面中，優選的是，所述的觸發器為D觸發器。 根據本發明的第二方面，提供了一種FPGA的時鐘信號輸出方法，
時鐘信號由FPGA的時鐘管理單元產生，經由全局緩沖器分配，觸發器
在來自全局緩衝器的時鐘信號作用下，利用恆定邏輯的輸入信號產生
互為反相的輸出信號；該選擇器在時鐘管理單元的時鐘信號作用下， 交替選擇互為反相的輸出信號；通過FPGA的輸出引腳向外輸出時鐘信號。
本發明由於釆用了觸發器，使得FPG A的時鐘輸出電路在結構上與 固化在FPGA內部的時鐘樹的結構相吻合，減少了時鐘信號的延遲；而 且，由於觸發器固有的驅動能力及隔離性能，也使得外部負載對FPGA 內部時鐘樹的影響大幅降低，不會因外部負載性能導致FPGA內部時鐘 樹的崩塌。
下文將參照附圖對本發明的具體實施方案進行更詳細的舉例說明， 其中
圖1是本發明的使用兩個觸發器的FPGA時鐘正相輸出電路圖； 圖2是本發明的使用 一個觸發器的FPGA時鐘反相輸出電路圖； 圖3是現有技術中FPGA時鐘輸出電路圖。
具體實施例方式
圖1是本發明的使用兩個觸發器的FPGA時鐘正相輸出電路圖。如 圖所示，在此種電路中，觸發器單元由並行的兩個D觸發器組成。
FPGA的時鐘管理單元生成並輸出時鐘信號，該時鐘信號經過全局緩 沖器BUFG進入兩個D觸發器的時鐘端。由於需要FPGA向外輸出的時 鍾信號與其內部的時鐘信號同相，即所謂正相輸出，故一個D觸發器
的輸入信號接邏輯'T，，其輸出端連接選擇器的第一輸入信號端；另 一D觸發器的輸入信號接邏輯"0",其輸出端連接選擇器的第二輸入 信號端。
選擇器的控制信號為時鐘管理單元輸出的時鐘信號，當其為'T， 時，選擇第一輸入信號輸出，為邏輯"1";當選擇器控制信號為"0" 時選擇第二輸入信號輸出，為邏輯"o"。選擇器輸出的時鐘信號與時
鍾管理單元輸出的時鐘信號相位相同，實現了正相輸出，該信號通過FPGA的輸出引腳PAD向外部負載輸出。
同理，若需要反相的時鐘信號輸出，將上述兩個觸發器的數據輸入 信號反相；或者，將每一個所述觸發器的輸出端替換為相位相反的該 觸發器的另一輸出端，均可使選擇器輸出的時鐘信號反相，進而實現 時鐘信號的反相輸出。
圖2是使用一個觸發器的FPGA時鐘反相輸出電路圖。如圖所示， 在此種電路中，觸發器單元由一個D觸發器實現。FPGA的時鐘管理單 元生成並輸出時鐘信號，該時鐘信號經過全局緩衝器BUFG進入D觸發 器的時鐘端。由於需要FPGA向外輸出的時鐘信號與其內部的時鐘信號 相位相反，即所謂的反相輸出，故D觸發器的輸入信號D端接邏輯"0", 觸發器的Q端與二選一選擇器的第一輸入信號端連接，觸發器的Q反 端與該選擇器的第二輸入信號端連接。
選擇器的控制信號為時鐘管理單元輸出的時鐘信號。當其為"1" 時，選擇輸入第一輸入信號輸出，為邏輯"0";當選擇器控制信號為 "0"時，選擇第二輸入信號輸出，為邏輯'T，，則選擇器輸出的時 鍾信號與時鐘管理單元輸出的時鐘相位相反，實現了反相輸出，該信
號通過FPGA的PAD向外部負載輸出。
同理，若需要正相的時鐘信號輸出，則將圖2所示方案中的D觸發 器的輸入信號改變方向即可實現。
在上述各實施例中，其中的二選一選擇器也可由其他選擇器替代， 例如三選一選擇器；另外，D觸發器也可由其他觸發器替代，例如JK 觸發器等。
應當說明的是，以上描述旨在說明本發明的具體實施方案，不能理 解為對本發明的限制，本發明所要求保護的範圍僅由權利要求書進行 限制。
權利要求
1、一種FPGA時鐘信號輸出電路，含有時鐘管理單元和全局緩衝器，時鐘管理單元產生的時鐘信號經全局緩衝器分配，其特徵在於，所述的FPGA時鐘信號輸出電路還含有觸發器單元和選擇器，觸發器單元的時鐘信號端與全局緩衝器的輸出端連接，觸發器單元的數據輸入信號為恆定的邏輯信號，觸發器單元提供正、反輸出信號給選擇器的輸入信號端，該選擇器的控制信號端與所述的時鐘管理單元輸出的時鐘信號端連接，選擇器輸出時鐘信號到FPGA的輸出引腳。
2、 根據權利要求1所述的FPGA時鐘信號輸出電路，其特徵在於， 所述的觸發器單元由並行的兩個觸發器組成，所述觸發器單元的數據 輸入信號為兩個觸發器的數據輸入信號，所述觸發器單元的正、反輸 出信號分別由兩個觸發器的輸出端提供。
3、 根據權利要求2所述的FPGA時鐘信號輸出電路，其特徵在於， 將所述兩個觸發器的數據輸入信號反相，使選擇器輸出的時鐘信號反 相。
4、 根據權利要求2所述的FPGA時鐘信號輸出電路，其特徵在於， 將每一個所述觸發器的輸出端替換為相位相反的該觸發器的另一輸出 端，使選擇器輸出的時鐘信號反相。
5、 根據權利要求1所述的FPGA時鐘信號輸出電路，其特徵在於， 所述的觸發器單元由一個觸發器組成，該觸發器的數據輸入信號為觸 發器單元的數據輸入信號，其正、反相輸出信號分別作為觸發器單元 的正、反相輸出信號。
6、 根據權利要求5所述的FPGA時鐘信號輸出電路，其特徵在於， 將所述觸發器的數據輸入信號反相，使選擇器輸出的時鐘信號反相。
7、 根據權利要求1至6任一項所述的FPGA時鐘信號輸出電路，其 特徵在於，通過將所述選擇器控制信號反相，使選擇器輸出的時鐘信 號反相。
8、 根據權利要求1至7任一項所述的FPGA時鐘信號輸出電路，其 特徵在於，所述的選擇器為二選一選擇器。
9、 根據權利要求1至7任一項所述的FPGA時鐘信號輸出電路，其 特徵在於，所述的觸發器為D觸發器。
10、 一種FPGA的時鐘信號輸出方法，時鐘信號由FPGA的時鐘管理 單元產生，經由全局緩衝器分配，其特徵在於所述方法包括觸發器在 來自全局緩沖器的時鐘信號作用下，利用恆定邏輯的輸入信號產生互 為反相的輸出信號；該選擇器在時鐘管理單元的時鐘信號作用下，交 替選擇互為反相的輸出信號；通過FPGA的輸出引腳向外輸出時鐘信號。
全文摘要
本發明披露了一種FPGA時鐘信號輸出電路，含有時鐘管理單元和全局緩衝器，時鐘管理單元產生的時鐘信號經全局緩衝器分配，而且，該種FPGA時鐘信號輸出電路還含有觸發器單元和選擇器，觸發器單元的時鐘信號端與全局緩衝器的輸出端連接，觸發器單元的數據輸入信號為恆定的邏輯信號，觸發器單元提供正、反輸出信號給選擇器的輸入信號端，選擇器的控制信號端與所述的時鐘管理單元輸出的時鐘信號端連接，選擇器輸出時鐘信號到FPGA的輸出引腳。採用該電路輸出的FPGA時鐘信號減少了延遲，降低了外部負載對FPGA內部時鐘樹的負面影響。
文檔編號H03K19/173GK101355359SQ200810114710
公開日2009年1月28日 申請日期2008年6月11日 優先權日2008年6月11日
發明者楊 鄒 申請人:北京中星微電子有限公司