輸出放大電路及使用該電路的顯示裝置的數據驅動器的製作方法
2024-02-13 13:45:15
專利名稱：輸出放大電路及使用該電路的顯示裝置的數據驅動器的製作方法
技術領域：
本發明涉及到一種輸出放大電路及使用該電路的顯示裝置的數據 驅動器。
背景技術：
最近，液晶顯示裝置除了在行動電話(mobile-phone、 cell-phone)、 筆記本PC、監視器外，作為大畫面液晶電視的需求也加大。這些液晶 顯示裝置使用可進行高精細顯示的有源矩陣驅動方式的液晶顯示裝 置。首先參照圖14簡要說明有源矩陣驅動方式的液晶顯示裝置的典型 構造。此外，圖14中，與液晶顯示部的一個像素連接的主要構造通過 等效電路示意。
一般情況下，有源矩陣驅動方式的液晶顯示裝置的顯示部960由 使半導體基板和相對基板這兩塊基板相對、並在其之間封入液晶而形 成的構造構成，在上述半導體基板(例如在彩色SXGA面板的情況下 是1280x3像素列xl024像素行)上，透明的像素電極964及薄膜晶體 管(TFT) 963配置成矩陣狀，上述相對基板在整個面上形成有一個透 明的電極967。
根據掃描信號控制具有切換功能的TFT 963的導通/截止，當TFT 963導通時，與圖像數據信號對應的灰度信號電壓施加到像素電極964， 根據各像素電極964和相對基板電極967之間的電位差，液晶的透過 率變化，在TFT 963截止後，也通過液晶電容965和輔助電容966在 一定時間內保持該電位差，從而顯示圖像。
在半導體基板上，傳遞向各像素電極964施加的多個電平電壓(灰度信號電壓)的數據線962及傳遞掃描信號的掃描線961布線成格子 狀(在是上述彩色SXGA面板的情況下，數據線為1280x3根，掃描線 為1024根)，掃描線961及數據線962由於在彼此的交叉部上產生的 電容及夾持在相對基板電極之間的液晶電容等，變為較大的電容性負 荷。
此外，掃描信號由柵極驅動器970提供到掃描線961，並且由數 據驅動器980經由數據線962對各像素電極964提供灰度信號電壓。 並且柵極驅動器970及數據驅動器980由顯示控制器950控制，所需 的時鐘CLK、控制信號等分別由顯示控制器950提供，圖像數據提供 到數據驅動器980。電源電壓由電源電路940提供。現在，圖像數據的 主流是數字數據。
1個畫面的數據的改寫以1幀為期間(在以60Hz驅動時，通常約 0.017秒)進行，通過各掃描線按照每1像素行(每行)依次選擇，在 選擇期間內，從各數據線提供灰度電壓信號。此外，也存在通過掃描 線同時選擇多個像素行，或以60Hz以上的幀頻驅動的情況。
並且，柵極驅動器970隻要至少提供2值的掃描信號即可，與之 相對，數據驅動器980需要以和灰度數對應的多值電平的灰度信號電 壓來驅動數據線。因此，數據驅動器980包括將圖像數據變換為模 擬電壓的解碼器；和數字模擬變換電路(DAC)，由將該模擬電壓放 大輸出到數據線962的輸出放大器構成。
監視器及液晶電視等大畫面顯示裝置的驅動方法採用可高畫質化 的點反轉驅動方式。點反轉驅動方式是如下驅動方式在圖14的顯示 面板960中，使相對基板電極電壓VCOM為恆定電壓，在相鄰像素所 保持的電壓極性彼此相反。因此，輸出到相鄰的數據線(962)的電壓 極性相對於相對基板電極電壓VCOM變為正極及負極。此外，在點反 轉驅動中，通常按每一個水平期間進行數據線的極性反轉，但在數據線負荷容量特別大或幀頻較高時等情況下，也採用按每N個水平期間 (N為2以上的整數)進行極性反轉的驅動方法。
圖15 (A)是表示驅動數據線的數據驅動器中的輸出放大電路(輸 出電路)的構造的圖(參照專利文獻l等)。圖15 (B)是用於說明圖 15 (A)的動作的時序圖。
具有差動級900，非反轉輸入端子與輸入端子N1連接；pMOS 電晶體M93，源極連接到第1電源端子(VDD)，柵極連接到差動級 900的第1輸出，漏極連接到輸出端子N3;以及nMOS電晶體M94， 源極連接到第2電源端子(VSS)，柵極連接到差動級900的第2輸出， 漏極連接到輸出端子N3，其中，輸出端子N3與差動級900的反轉輸 入端子連接。在輸出放大電路的輸出端子N3和負荷(數據線)90之 間設置有輸出開關SW90。
為了防止輸入到輸入端子N1的輸入信號(模擬數據)在變化時的 轉化噪聲被輸出放大電路放大並傳遞到負荷(數據線)90、產生顯示 惡化的情況，輸出開關SW卯進行如下控制從各數據期間(tlH)開 始起，在預定期間(Tl)斷開輸出開關SW90。在圖15 (B)的信號 HSTB的高電平期間(Tl)，模擬數據信號完成轉化，在HSTB信號的 低電平期間(T2)，輸出開關SW90接通，通過根據輸入信號從輸出 放大電路輸出的灰度電壓驅動負荷(數據線)90。
在驅動大型高精細LCD面板時，負荷90的電容變大，並且一個 數據期間(tlH)變短。因此由於輸出開關SW90的接通電阻，驅動速 度不足。並且，經由輸出開關SW卯進行充電放電，因此由於輸出開 關SW90的接通電阻，耗電及發熱也會增加。
與之相對，為了降低輸出開關SW90的電阻，需要增大輸出開關 SW90的尺寸，增大面積。以下說明省略了輸出開關的放大器的相關技術。圖16是表示專利 文獻2公開的驅動電路的構造的圖，其去除了放大器和數據線之間的
輸出開關。參照圖16，該驅動電路201具有放大器的差動部202、 203;切換部204、 205;輸出部206、 207、 208、 209;顯示輸出端子 210、 211;以及控制它們的控制電路212。和顯示數據對應的灰度電壓 分別提供到差動部202、 203的第1輸入。切換部204使差動部202的 輸出選擇性地與輸出部206、 208中的一個連接。切換部205使差動部 203的輸出選擇性地與輸出部207、 209中的一個連接。切換部204進 一步使顯示輸出端子210、211中的一個與差動部202的第2輸入連接。 同樣，切換部205使顯示輸出端子210、 211中的一個與差動部203的 第2輸入連接。對顯示輸出端子210、 211設置四個輸出部206、 207、 208、 209，輸出部206、 208輸出正極信號，輸出部207、 209輸出負 極信號。輸出部206、 208的構成使充電能力較高，輸出部207、 209 的構成使放電能力較高。控制電路212接收時鐘信號CLK、鎖存信號 STB、極性信號POL等信號，生成控制各部件所需的控制信號。控制 電路212包括向差動部、輸出部的恆定電流源提供偏壓的偏壓生成部 213。
在顯示輸出端子210上連接有輸出正極信號的輸出部206和輸出 負極信號的輸出部209。控制電路212控制輸出部206、 209，使輸出 部206、 209中僅一個激活。在顯示輸出端子211上連接有輸出負極信 號的輸出部207和輸出正極信號的輸出部208連接。控制電路212控 制輸出部207、 208，使輸出207、 208中僅一個激活。為了實現點反轉 驅動，在顯示輸出端子210、 211上生成極性彼此不同的信號，在某個 水平期間內，輸出部206向顯示輸出端子210輸出正極信號，輸出部 207向顯示輸出端子211輸出負極信號。這種情況下，輸出部208、 209 非激活。另一方面，在下一個水平期間內，輸出部208向顯示輸出端 子211輸出正極信號，輸出部209向顯示輸出端子210輸出負極信號。 此時，輸出部206、 207非激活。顯示輸出端子210、 211和輸出部206、207、 208、 209之間無需設置輸出開關。
圖17 (A)及圖17 (B)是表示圖16的詳細構造和動作的圖(參 照專利文獻2)。圖16的差動部202由電晶體21 24、恆定電流源25 構成，圖16的差動部203由電晶體31 34、恆定電流源35構成。圖 16的差動部202、203由中壓元件構成。圖16的切換部204由形狀41 46構成，圖16的切換部205由開關51 56構成。構成圖16的切換部 204、 205的開關45、 46、 55、 56是高壓元件，除此之外的開關由中壓 元件形成。圖16的輸出部206由電晶體61和電晶體62構成，輸出部 207由電晶體71和電晶體72構成。輸出部208由電晶體81和電晶體 82構成，輸出部209由電晶體91和電晶體92構成。輸出部206、 207、
208、 209由高壓元件形成。
此外，與本發明的目的、控制不同，在專利文獻3中，作為偏移 消除放大器，公開了圖18所示的構造。參照圖18，差動電路10具有 電流鏡電路，該電流鏡電路具有nM0S電晶體M3、 M4，源極共同連 接，形成差動對；nMOS電晶體M9 (電流源)，與nM0S電晶體M3、 M4的通用源極連接；以及pMOS電晶體Ml、 M2，漏極分別與nMOS 電晶體M3、 M4的漏極連接。並具有pMOS電晶體M7，其源極與電 源端子VDD連接，柵極連接到nMOS電晶體M4的漏極，pMOS晶體 管M7的漏極Nl經由開關SW2反饋到電晶體M3的柵極。具有nMOS 電晶體M10 (降壓用的電流源電晶體)，其源極接地，漏極與pMOS 電晶體M7的漏極N1連接，柵極接收偏壓VBB。並具有源極與電源 端子VDD連接、漏極與輸出端子OUT連接的pMOS電晶體M11;源 極與電源端子VSS連接、漏極與輸出端子OUT連接的nMOS電晶體 M12; pMOS電晶體M13，連接在電晶體M7的柵極和電晶體Mil的 柵極之間，柵極與控制信號CON連接；nMOS電晶體M15，連接在晶 體管M12的柵極和電晶體M10的柵極之間，柵極與控制信號CON的 反轉信號(逆變器INV2的輸出)連接；pMOS電晶體M14，源極與電 源端子VDD連接，漏極與電晶體Mil的柵極連接，向柵極輸入用逆變器INV1反轉了控制信號CON的信號；以及nMOS電晶體M16，源 極與電源端子VSS連接，漏極與電晶體M12的柵極連接，輸入將用逆 變器INV2反轉了控制信號CON的信號進一步用逆變器INV3反轉後 的信號。
存儲偏移狀態的偏移消除電路11與輸入級差動對電晶體M3、 M4 連接。偏移消除電路ll存儲偏移電壓Vof與輸入電壓IN相加後的電 壓(IN + Vof)。
偏移消除電路11具有與差動對電晶體M3、 M4並聯的偏移消 除用的電晶體M5、 M6 (nMOS);與電晶體M5、 M6的共同連接的源 極連接的電源源電晶體M8 (nMOS);以及與電晶體M5的柵極連接 的偏移消除用電容C1。向三個電流源電晶體M8、 M9、 M10的柵極施 加預定的偏壓VBB。
在偏移消除期間，斷開開關SW21，接通開關SW1、 SW3，向晶 體管M3、 M4、 M6的柵極施加輸入電壓IN。此時，偏移消除電路ll 內的電晶體M5的柵極N2經由開關SW3反饋到電晶體M7的漏極Nl， 成為對輸入電壓IN的電壓跟隨構造。其結果，電容C1中存儲偏移電 壓Vof與輸入電壓IN相加後的電壓(IN + Vof)。
在之後的運算放大動作期間，接通開關SW2，斷開開關SW1 、SW3， 使輸出電晶體M7的漏極N1反饋到電晶體M3的柵極。偏移消除電路 11保持電晶體M5、 M6的柵極電壓。其結果，電晶體M3的柵極在成 為輸入電壓IN的狀態下穩定，在電晶體M7的漏極Nl生成輸入電壓 IN。
進一步，電晶體Mll (pMOS)和電晶體M12 (nMOS)(第2輸 出級)與電晶體M7和電晶體M10 (第1輸出級)並列，電晶體Mil 的柵極上設置開關電晶體M13、 M14 (均為pMOS)，並且開關電晶體M15、 M16 (均為nMOS)連接到第2輸出電流源電晶體M12的柵極。 這些開關電晶體M12、 M14、 M15、 M16根據控制信號CON及逆變器 INV1、 2、 3產生的反轉控制信號分別控制導通/截止。
在該運算放大電路中，在偏移消除期間結束時，將電晶體M11及 電晶體M12與電晶體M7和電晶體M10斷開，並且使其柵極與電源 VDD及接地GND連接，成為非動作狀態。g卩，通過將控制信號CON 從低電平切換到高電平狀態，電晶體M13、 M15均截止，電晶體M14、 M16均導通。之後，開關SW4接通，進入運算放大動作期間。其結果， 在之後的運算放大動作期間內，差動電路10的輸出對電晶體Mll的控 制動作停止，電晶體M11變為非激活狀態。輸出電流源電晶體M12也 同樣變為非激活狀態。
圖18 (B)是表示圖18 (A)的電路的輸出部的動作的圖。在偏 移消除期間內，開關SW4斷開，電晶體M13、 M15導通，M14、 M16 截止，第2輸出級(Mll、 M12)激活，在運算放大動作期間，開關 SW4接通，電晶體M13、 M15截止，電晶體M14、 M16導通，第2輸 出級(Mll、 M12)變為非激活狀態。
專利文獻1:日本特開2007-047342號公報 專利文獻2:日本特開2007-156235號公報 專利文獻3:日本特開2003-060453號公報 專利文獻4:日本特開平6-326529號公報 專利文獻5:日本特開2005-124120號公報
以下對本發明的相關技術進行分析。
因液晶電視的大型化，數據線負荷有增大傾向，並且因高精細化， 數據驅動期間有縮短的傾向。
19驅動大容量負荷的驅動器因連接在輸出放大電路和數據線負荷之 間的輸出開關的接通電阻而容易發生驅動速度不足，輸出開關的耗電、 發熱也增加。當要改善驅動速度時，輸出開關尺寸增大，影響晶片面 積。
圖16、圖17所示的構造是無需在顯示輸出端子和輸出部之間設 置切換開關的無輸出開關的構造，從一個數據期間開始起在預定期間
內(圖17 (B)的STB信號為高電平的期間)，開關41、 43、 51、 53、 45、 46、 55、 56設定為斷開，差動級和輸出級斷開。
艮口，內部元件(相位補償電容等)，在從一個數據期間開始起在 預定期間內，無法轉換到在一個數據期間開始時輸入的數據所對應的 狀態。
因此，在預定期間結束後的驅動期間內，在差動對和輸出級連接 時(開關41、 43、 51、 53、 45、 46、 55、 56切換到接通時)，在輸出 產生噪聲，或發生輸出延遲。
發明內容
因此，本發明的目的在於提供一種輸出放大電路、輸出電路、數 據驅動器及顯示裝置，能夠實現數據線負荷驅動的高速化，並實現減 少輸出開關的接通電阻所產生的耗電及發熱。
並且，除了上述目的以外，本發明的其他目的在於提供一種輸出 放大電路、輸出電路、數據驅動器及顯示裝置，能夠實現面積的減小， 並實現抑制輸出噪聲的產生。
本申請中公開的發明為了解決上述課題而大致具有以下構造。
根據本發明的一個方面，提供一種輸出放大電路，具有主放大器和副放大器，該主放大器和副放大器共用接收輸入信號的差動電路， 上述主放大器的輸出連接到驅動對象的負荷，在上述主放大器的輸出 斷開、且上述副放大器的輸出與上述負荷斷開的狀態下，由電壓跟隨 構造的上述副放大器接收上述輸入信號，接著，在上述主放大器的輸 出為接通的狀態下，由電壓跟隨構造的上述主放大器及上述副放大器 這兩者、或由電壓跟隨構造的上述主放大器單獨接收上述輸入信號， 並驅動上述負荷。
在本發明中，提供一種輸出放大電路，具有差動級；第1輸出 級，接收上述差動級的輸出；第2輸出級，其輸出連接到驅動對象的 負荷；以及連接控制電路，上述差動級從其輸入對中的第1輸入接收 輸入信號，上述連接控制電路切換第1連接方式和第2連接方式，上 述第1連接方式是如下方式使上述差動級的輸出和上述第2輸出級 的輸入之間為非導通狀態，並且使上述第1輸出級的輸出和上述第2 輸出級的輸出之間為非導通狀態，而且使上述第1輸出級的輸出和上 述差動級的輸入對的第2輸入之間為導通狀態，上述第2連接方式是 如下方式使上述差動級的輸出和上述第2輸出級的輸入之間為導通 狀態，並且使上述第1輸出級及上述第2輸出級中的至少上述第2輸 出級的輸出和上述差動級的輸入對的第2輸入之間為導通狀態。
在本發明中，上述連接控制電路，在上述第1連接方式下，使上 述第2輸出級為非激活狀態，在上述第2連接方式下，使上述第2輸 出級為激活狀態。
在本發明中，接收上述輸入信號並驅動上述負荷的一個數據期間 包括始於上述一個數據期間的開始時刻的第1期間；和上述第1期 間之後的第2期間，在上述第1期間，處於上述第1連接方式，在上 述第2期間，處於上述第2連接方式。
在本發明中，在上述第1連接方式下，上述差動級的輸入對的上述第2輸入與上述第1輸出級的輸出連接，在上述第2連接方式下， 上述第1輸出級的輸出和上述第2輸出級的輸出之間為導通狀態，上
述第1輸出級的輸出和上述第2輸出級的輸出共同連接到上述差動級
的輸入對的上述第2輸入。在本發明中，上述連接控制電路具有第l
開關及第2開關，分別連接在上述差動級的第1輸出及第2輸出與上 述第2輸出級的第1輸入及第2輸入之間；和第3開關，連接在上述 第1輸出級的輸出與上述第2輸出級的輸出之間。在上述第1連接方 式下，上述第1至第3開關均為斷開狀態，在上述第2連接方式下， 上述第1至第3開關均為接通狀態。
或者，在本發明中，在上述第l連接方式下，上述差動級的輸入 對的上述第2輸入和上述第1輸出級的輸出之間為導通狀態，上述差 動級的輸入對的上述第2輸入和上述第2輸出級的輸出之間為非導通 狀態，在上述第2連接方式下，上述差動級的輸入對的上述第2輸入 和上述第2輸出級的輸出之間為導通狀態，上述差動級的輸入對的上 述第2輸出和上述第1輸出級的輸出之間為非導通狀態。上述連接控 制電路具有第1及第2開關，分別連接在上述差動級的第1輸出及 第2輸出與上述第2輸出級的第1輸入及第2輸入之間；第3開關， 連接在上述第1輸出級的輸出與上述差動級的輸入對的上述第2輸入 之間；以及第4開關，連接在上述第2輸出級的輸出與上述差動級的 輸入對的上述第2輸入之間。在上述第1連接方式下，上述第1、第2、 第4開關均為斷開狀態，上述第3開關為接通狀態，在上述第2連接 方式下，上述第l、第2、第4開關均為接通狀態，上述第3開關為斷 開狀態。
在本發明中，上述第1輸出級具有第1電晶體及第2電晶體，該 第1電晶體及第2電晶體在提供第1電源電位的第1電源端子和提供 第2電源電位的第2電源端子之間串聯連接，上述第1電晶體及第2 電晶體的控制端子分別與上述差動級的第1輸出及第2輸出連接。此 外，上述第2輸出級具有第3電晶體及第4電晶體，該第3電晶體及
22第4電晶體在上述第1電源端子和上述第2電源端子之間串聯連接。
上述第1電晶體及第2電晶體的連接點形成上述第1輸出級的輸出節 點，上述第3電晶體及第4電晶體的連接點形成上述第2輸出級的輸
出節點，上述連接控制電路具有第1開關，連接在上述第1電晶體 的控制端子和上述第3電晶體的控制端子之間；第2開關，連接在上 述第2電晶體的控制端子和上述第4電晶體的控制端子之間；第3開 關，連接在上述第1輸出級的輸出節點和上述第2輸出級的輸出節點 之間；第4幵關，連接在上述第3電晶體的控制端子與如下電源端子 之間該電源端子是上述第1電源端子及第2電源端子中通過向上述
第3電晶體的控制端子施加電壓而使上述第3電晶體成為截止狀態的 電源端子；以及第5開關，連接在上述第4電晶體的控制端子與如下 電源端子之間該電源端子是上述第1電源端子及第2電源端子中通 過向上述第4電晶體的控制端子施加電壓而使上述第4電晶體成為截 止狀態的電源端子。在本發明中，在上述第1連接方式下，上述第1 至第3開關均為斷開狀態，且上述第4及第5開關均為接通狀態，在 上述第2連接方式下，上述第1至第3開關均為接通狀態，且上述第4 及第5開關均為斷開狀態。
在本發明中，上述第1輸出級具有第1電晶體及第2電晶體，該 第l電晶體及第2電晶體在提供第1電源電位的第1電源端子和提供 第2電源電位的第2電源端子之間串聯連接，上述第1電晶體及第2 電晶體的控制端子，形成上述第1輸出級的第1輸入及第2輸入，並 且分別與上述差動級的第1輸出及第2輸出連接。上述第2輸出級具 有第3電晶體及第4電晶體，該第3電晶體及第4電晶體在上述第1 電源端子和上述第2電源端子之間串聯連接。上述第3電晶體及第4 電晶體的控制端子形成上述第2輸出級的第1輸入及第2輸入，上述 第1電晶體及第2電晶體的連接點形成上述第1輸出級的輸出節點， 上述第3電晶體及第4電晶體的連接點形成上述第2輸出級的輸出節 點。上述連接控制電路也可以具有第1開關，連接在上述第1晶體 管的控制端子和上述第3電晶體的控制端子之間；第2開關，連接在
23上述第2電晶體的控制端子和上述第4電晶體的控制端子之間；第3 開關，連接在上述第1輸出級的輸出節點和上述第2輸出級的輸出節 點之間；第4開關，連接在上述第3電晶體的控制端子與如下電源端 子之間該電源端子是上述第1電源端子及第2電源端子中通過向上 述第3電晶體的控制端子施加電壓而使上述第3電晶體成為截止狀態 的電源端子；以及第5開關，連接在與上述第4電晶體的上述第2輸 出級的輸出節點連接的第1端子和上述第4電晶體的控制端子之間。
在本發明中，在上述第2連接方式下，上述連接控制電路使上述 第1輸出級成為非激活狀態。
在本發明中，上述連接控制電路具有第6開關，連接在上述第 1電晶體的控制端子和上述差動級的第l輸出之間；第7開關，連接在 上述第1電晶體的控制端子與如下電源端子之間該電源端子是上述 第1電源端子及第2電源端子中通過向上述第1電晶體的控制端子施 加電壓而使上述第1電晶體成為截止狀態的電源端子；第8開關，連 接在上述第2電晶體的控制端子和上述差動級的第2輸出之間；以及 第9開關，連接在上述第2電晶體的控制端子與如下電源端子之間 該電源端子是上述第1電源端子及第2電源端子中通過向上述第2晶 體管的控制端子施加電壓而使上述第2電晶體成為截止狀態的電源端 子。在本發明中，在上述第1連接方式下，上述第6及第8開關為接 通狀態，且上述第7及第9開關為斷開狀態，在上述第2連接方式下， 上述第6及第8開關為斷開狀態，且上述第7及第9開關為接通狀態。
在本發明中，在上述差動級中，具有分別由第1電流源及第2電 流源驅動的第1導電型的第1差動對及第2導電型的第2差動對，上 述第1差動對及第2差動對的上述第1輸入之間連接，上述第1差動 對及第2差動對的上述第2輸入之間連接。並且，上述差動級也可以 具有第1共源共柵電流鏡電路，與上述第1差動對的輸出對連接； 第1浮動電流源及第2浮動電流源， 一端分別連接到上述第1共源共柵電流鏡電路的第l端子及第2端子；以及第2共源共柵電流鏡電路， 第1及第2端子分別連接到上述第1浮動電流源及第2浮動電流源的
另一端，該第2共源共柵電流鏡電路與上述第2差動對的輸出對連接， 上述第1共源共柵電流鏡電路及第2共源共柵電流鏡電路的上述第1 端子作為上述差動級的第l輸出及第2輸出。
或者，在本發明中，在上述差動級中，具有第1導電型的第1差
動對及第2導電型的第2差動對，分別由第1電流源及第2電流源驅 動，輸出對分別連接到第1負荷電路及第2負荷電路，上述第1差動 對及第2差動對的上述第1輸入之間連接，上述第1差動對及第2差 動對的上述第2輸入之間連接。並且，上述差動級也可以具有第2 導電型的電晶體，連接在上述第1電源端子和上述第1差動對的輸出 之間，以預定的電壓偏置；浮動電流源，連接在上述第1差動對的輸 出和上述第2差動對的輸出之間；以及第1導電型的電晶體，連接在 上述第2電源端子和上述第2差動對的輸出之間，以預定的電壓偏置， 上述第1差動對的輸出和上述第2差動對的輸出作為上述差動級的第1 輸出及第2輸出。
或者，在本發明中，上述差動級也可以具有差動對，由電流源 驅動，在輸出對連接有負荷電路；電晶體，連接在上述第1電源端子 和上述差動對的輸出之間，以預定的電壓偏置；浮動電流源，其一端 連接到上述差動對的輸出；以及其他電晶體，連接在上述浮動電流源 的另一端和上述第2電源端子之間，以預定的電壓偏置，上述浮動電 流源的一端和另一端作為上述差動級的第1輸出及第2輸出。
在本發明的輸出電路中，具有輸入正極信號的第l輸入端；輸 入負極信號的第2輸入端；以及第1輸出端及第2輸出端，並具有 輸入切換電路，進行切換，以從第1輸出端及第2輸出端分別輸出正 極信號及負極信號，或從上述第1輸出端及第2輸出端分別輸出負極 信號及正極信號；和第1輸出放大電路及第2輸出放大電路，分別連接到上述輸入切換電路的第1輸出端及第2輸出端，驅動第1負荷及 第2負荷，上述第1輸出放大電路及第2輸出放大電路分別由上述本 發明的輸出放大電路構成。
在本發明的輸出電路中，接收上述正極信號及負極信號並驅動上
述第1負荷及第2負荷的負荷驅動期間由多個數據期間構成，各上述 數據期間的包括始於上述數據期間的開始時刻的第1期間；和上述 第1期間之後的第2期間，上述第1輸出放大電路及第2輸出放大電 路，分別在上述第1期間為上述第1連接方式，且上述第2輸出級為 非激活狀態，在上述第2期間為上述第2連接方式，且上述第2輸出 級為激活狀態。
或者，在本發明的輸出電路中，接收上述正極信號及負極信號並 驅動上述第1負荷及第2負荷的驅動期間包括以正極性及負極性分 別驅動上述第1負荷及第2負荷的多個數據期間；和以負極性及正極 性分別驅動上述第1負荷及第2負荷的多個數據期間，進行上述第1
負荷及第2負荷的極性切換後的至少最初的數據期間包括始於上述
最初的數據期間的開始時刻的第1期間；和上述第1期間之後的第2 期間，上述第1輸出放大電路及第2輸出放大電路，分別在上述第1 期間為上述第1連接方式，且上述第2輸出級為非激活狀態，在上述 第2期間中為上述第2連接方式，且上述第2輸出級為激活狀態。
進一步，在本發明的輸出電路中，在上述第1及第2負荷的極性 與前一個數據期間相同的數據期間，上述第1輸出放大電路及第2輸 出放大電路分別為上述第2連接方式，且上述第2輸出級為激活狀態。
或者，在本發明的輸出電路中，具有第l輸出放大電路，輸入
正極信號，驅動第1負荷或第2負荷；和第2輸出放大電路，輸入負
極信號，當上述第1輸出放大電路正極驅動上述第1負荷時，負極驅
動上述第2負荷，當上述第1輸出放大電路正極驅動上述第2負荷時，負極驅動上述第1負荷，上述第1輸出放大電路及第2輸出放大電路 分別由上述本發明的輸出放大電路構成，並具有切換電路，該切換電 路，將上述第1輸出放大電路的上述差動級的輸出及上述第2輸出放 大電路的上述差動級的輸出、與上述第1輸出放大電路的上述第2輸
出級的輸入及上述第2輸出放大電路的上述第2輸出級的輸入之間的
連接，切換為直接連接或交叉連接，該切換電路，將上述第1輸出放
大電路的上述第2輸出級的輸出及上述第2輸出放大電路的上述第2 輸出級的輸出、與上述第1輸出放大電路的上述第1輸出級的輸出及 上述第2輸出放大電路的上述第1輸出級的輸入之間的連接，切換為 直接連接或交叉連接。
在本發明的輸出電路中，也可以是如下構造，具有第1輸出放 大電路，輸入正極信號，驅動第1負荷或第2負荷；和第2輸出放大
電路，輸入負極信號，當上述第1輸出放大電路正極驅動上述第1負
荷時，負極驅動上述第2負荷，當上述第1輸出放大電路正極驅動上 述第2負荷時，負極驅動上述第1負荷，上述第1輸出放大電路及第2
輸出放大電路由上述本發明的輸出放大電路構成，並具有第1切換
電路，使上述第1輸出放大電路的上述差動級的第1輸出及上述第2
輸出放大電路的上述差動級的第1輸出、與上述第1輸出放大電路的
上述第2輸出級的上述第3電晶體的控制端子及上述第2輸出放大電 路的上述第2輸出級的上述第3電晶體的控制端子之間的連接，切換 為直接連接或交叉連接；第2切換電路，使上述第1輸出放大電路的 上述第2輸出級的輸出及上述第2輸出放大電路的上述第2輸出級的 輸出、與上述第1輸出放大電路的上述第1輸出級的輸出及上述第2 輸出放大電路的上述第1輸出級的輸出之間的連接，切換為直接連接 或交叉連接；以及第3切換電路，使上述第1輸出放大電路的上述差 動級的第2輸出及上述第2輸出放大電路的差動級的第2輸出、與上 述第1輸出放大電路的上述第2輸出級的上述第4電晶體的控制端子 及上述第2輸出放大電路的上述第2輸出級的上述第4電晶體的控制 端子之間的連接，切換為直接連接或交叉連接。
27根據本發明，提供一種數據驅動器，將顯示裝置的數據線作為負 荷來驅動，上述顯示裝置具有在上述數據線和掃描線的交叉部包含像 素開關和顯示元件在內的單位像素，其中，具有上述本發明涉及的輸 出放大電路。
或者，根據本發明，提供一種數據驅動器，將顯示裝置的第1數 據線和第2數據線作為第1負荷、第2負荷來驅動，上述顯示裝置具 有在數據線和掃描線的交叉部包含像素開關和顯示元件在內的單位像 素，其中，具有上述本發明涉及的輸出電路，作為包括第1輸出放大 電路及第2輸出放大電路的輸出電路，該第1輸出放大電路及第2輸 出放大電路輸入來自正極解碼器及負極解碼器的正極信號及負極信
號，並驅動上述第1負荷及第2負荷。在本發明涉及的數據驅動器中，
具有至少一個控制信號產生電路，該控制信號產生電路向多個上述輸 出放大電路提供對連接方式的切換進行控制的信號。
根據本發明，通過去除輸出開關，能夠實現使負荷的驅動速度高 速化，降低由於輸出開關的接通電阻所產生的耗電及發熱。並且，根 據本發明，通過減少輸出開關，能夠減小面積，抑制輸出噪聲的產生。
圖1 (A) 、 (B)是分別表示本發明的第1實施例的構造和控制 的圖。
圖2 (A) 、 (B)是分別表示本發明的第2實施例的構造和控制 的圖。
圖3 (A) 、 (B)是分別表示本發明的第3實施例的構造和控制 的圖。
圖4 (A) 、 (B)是分別表示本發明的第4實施例的構造和控制 的圖。
圖5是表示本發明的第5實施例的構造的圖。圖6 (A) 、 (B)是分別表示本發明的第5實施例的控制的圖。 圖7 (A) (D)是表示本發明的第6實施例的構造的圖。 圖8 (A) 、 (B)是分別表示本發明的第6實施例的控制的圖。 圖9是表示本發明的第7實施例的構造的圖。 圖10是表示本發明的第8實施例的構造的圖。 圖11是表示本發明的第9實施例的構造的圖。 圖12是表示本發明的第IO實施例的構造的圖。 圖13是表示本發明的第11實施例的構造的圖。 圖14是示意性地表示液晶顯示部的構造的圖。 圖15是表示相關技術的構造(有輸出開關)的圖。 圖16是表示相關技術的構造(無輸出開關)的圖。 圖17 (A) 、 (B)是表示圖16的詳細構造和動作波形的圖。 圖18(A)、 (B)是表示相關技術的偏移消除放大器的構造的圖。 圖19 (A) 、 (B)是分別表示本發明的第12實施例的構造和控 制的圖。
具體實施例方式
為進一步詳細說明上述本發明，參照附圖進行如下說明。參照圖 1，在本發明的一個方式的輸出放大電路中，具有差動級(100); 接收上述差動級(100)的輸出(4、 6)的第1輸出級(110);以及 輸出(3)連接到驅動對象的負荷(90)的第2輸出級(120)，差動 級(100)從其輸入對的第1輸入(非反轉輸入)接收輸入信號(Vin)。 進一步具有控制電路(510)，由控制信號產生電路(500)生成的控 制信號進行控制。
控制電路(510)切換(A)第l連接方式和(B)第2連接方式， (A)第l連接方式是如下方式使差動級(100)的輸出(4、 6) 和第2輸出級(120)的輸入(5、 7)之間為非導通狀態，且使第l輸 出級(110)的輸出(2)和第2輸出級(120)的輸出(3)之間為非 導通狀態，且使第l輸出級(110)的輸出(2)和差動級(100)的輸入對的第2輸入(反轉輸入)之間為導通狀態，
(B)第2連接方式是如下方式使差動級(100)的輸出(4、 6) 和第2輸出級(120)的輸入(5、 7)之間為導通狀態，且使第l輸出 級(110)和第2輸出級(120)的輸出(2、 3)和差動級(100)的輸 入對的第2輸入(反轉輸入)之間為導通狀態。
控制電路(510)，在上述第1連接方式下使第2輸出級(120) 非激活，在上述第2連接方式下使第2輸出級(120)激活。在本發明 的實施方式中，具有第1及第2開關(SWll、 SW12)，分別連接 在差動級(100)的第1及第2輸出(4、 6)和第2輸出級(120)的 第1及第2輸入(5、 7)之間；和第3開關(SW10)，連接在第l輸 出級(110)的輸出(2)和第2輸出級(120)的輸出(3)之間。此 外，第l輸出級(110)的輸出(2)連接到差動級(100)的輸入對的 第2輸入(反轉輸入)。
艮P，在驅動負荷(90)的輸出放大電路中，接收差動級(100)的 輸出的輸出級具有第1輸出級(U0)，其具有第1充電元件和第1 放電元件；第2輸出級(120)，其具有第2充電元件和第2放電元件； 以及控制單元(500、 510)，控制第2輸出級(120)的連接及動作。 但向控制電路(510)提供控制信號的控制信號產生電路(500)也可 獨立於輸出放大電路而設置。
第2輸出級(120)的輸出(3)直接連接到負荷(90)。
數據期間至少由第1及第2期間(Tl、 T2)構成，在第1期間(Tl) (信號HSTB為高電平的期間)，使開關(SWIO、 SWll、 SW12)為 斷開狀態，使第2輸出級(120)與差動級(100)的輸出斷開，使第2 輸出級(120)為非激活(斷開輸出的狀態)。此時，差動級(100) 和第l輸出級(110)進行和輸入信號(Vin)對應的電壓跟隨動作。
30在第2期間(T2 )(信號HSTB為低電平的期間)，使開關(SW10、SWll、 SW12)為接通狀態，使第2輸出級(120)的輸出節點(3)反饋連接到差動級(100)，並且激活第2輸出級(120)。此時，差動級(100)及至少第2輸出級(120)以和輸入信號(Vin)對應的電壓跟隨動作驅動負荷(90)。
在第1期間(Tl)，第1輸出級(110)的輸出節點(2)與第2輸出級(120)的輸出節點(3)斷開，並且第2輸出級(120)非激活，各端對負荷(90)的電壓供給，進行和斷開狀態的輸出開關(圖15的輸出開關SW90)同樣的動作。
進一步，在第1期間(Tl)，差動級(100)及第1輸出級(110)根據輸入電壓(Vin)進行動作，因此相位補償電容等內部元件變為和輸入電壓(Vin)對應的狀態。
在第1期間(Tl)結束後的第2期間(T2)，因在第1期間(Tl)內相位補償電容等內部元件成為和輸入電壓(Vin)對應的狀態，因此抑制了從第1期間(Tl)向第2期間(T2)切換時產生噪聲，通過激活的第2輸出級(120)，高速驅動負荷(卯)。
第1及第2輸出級(110、 120)和各開關(SWIO、 SWll、 SW12)的尺寸可根據負荷(90)的驅動條件而調整。優選使第l輸出級(110)及各開關(SW10、SW11、SW12)為非常小的尺寸，使第2輸出級(120)的元件為驅動負荷(90)所需的尺寸。由此，能夠實現如下構造將直接與負荷(90)連接的第2輸出級(120)作為主放大器，將驅動相位補償電容等內部元件的第1輸出級(110)作為副放大器。根據本發明，通過去除輸出開關，對於大容量的負荷也能夠實現高通過率、節電、低發熱(減少由輸出開關的接通電阻產生的耗電及發熱)。並且，在配置有大尺寸的輸出開關的輸出電路中，根據本發明，通過減少該輸出開關，還能夠節省面積。或者，參照圖19，在本發明的其他方式的輸出放大電路中，具有:差動級(100);接收差動級(100)的輸出(4、 6)的第1輸出級(110);
以及輸出(3)連接到驅動對象的負荷(90)的第2輸出級(12)，差動級(100)由其輸入對的第1輸入(非反轉輸入)接收輸入信號(Vin)。進一步，具有控制電路(510)，根據由控制信號產生電路(500)生成的控制信號進行控制。
控制電路(510)切換控制(A)第1連接方式和(B)第2連接
方式，
(A) 第1連接方式是如下方式使差動級(100)的輸出(4、 6)和第2輸出級(120)的輸入(5、 7)之間為非導通狀態，且使第l輸出級(110)的輸出(2)和第2輸出級(120)的輸出(3)之間為非導通狀態，且使第l輸出級(110)的輸出(2)和差動級(100)的輸入對的第2輸入(反轉輸入)之間為導通狀態，
(B) 第2連接方式是如下方式使差動級(100)的輸出(4、 6)和第2輸出級(120)的輸入(5、 7)之間為導通狀態，且使第l輸出級(110)的輸出(2)和差動級(100)的輸入對的第2輸入(反轉輸入)之間為導通狀態，使第2輸出級(120)的輸出(3)和差動級(100)的輸入對的第2輸入(反轉輸入)之間為導通狀態。控制電路(510)進行如下控制，在上述第l連接方式下使第2輸出級(120)非激活，在上述第2連接方式下使第2輸出級(120)激活。在本發明的該方式中，具有第1及第2開關(SW11、 SW12)，分別連接在差動級(100)的第1及第2輸出(4、 6)和第2輸出級(120)的第1及第2輸入(5、7)之間；第3開關(SW10-1)，連接在第1輸出級(110)的輸出(2)和差動級(100)的輸入對的第2輸入(反轉輸入)之間；以及第4開關(SW10-2)，連接在第2輸出級(120)的輸出(3)和差動級(100)的輸入對的第2輸入(反轉輸入)之間。
並且，在上述各方式的輸出放大電路中，差動級(100)由第l輸出級(110)和第2輸出級(120)共用，可看作共用接收輸入信號(Vin)的差動電路(差動級(100))的主放大器(差動級(100)及第2輸出級(120))和副放大器(差動級(100)及第l輸出級(110))。該輸出放大電路在主放大器(100、 120)的輸出(3)連接驅動對象的負荷(90)，在斷開主放大器(100、 120)的輸出、且副放大器(100、110)的輸出(2)與負荷(90)斷開的狀態下，由電壓跟隨構造的副放大器(100、 110)接收輸入伯號(Vin)，接著在接通主放大器(100、120)的輸出的狀態下，由電壓跟隨構造的主放大器(100、 120)及副放大器(100、 110)這兩者或由電壓跟隨構造的主放大器(100、 120)單獨接收輸入信號(Vin)，並驅動負荷(90)。以下根據實施例進行說明。
(實施例1)
圖1是表示本發明涉及的輸出放大電路的一個實施例的構造的圖。參照圖l，在本實施例中，具有
差動級100;
第1輸出級110;
第2輸出級120;
開關SWll、 SW12，分別連接在差動級100的第1及第2輸出4、6和第2輸出級120的第l及第2輸入端子5、 7之間；
開關SW10,連接在第1輸出級110的輸出節點2和第2輸出級120的輸出節點3之間；以及
控制信號產生電路500。
並且，差動級110至少包括差動對和負荷電路。且在具有中間級的輸出放大電路中，差動級IOO還包括該中間級。
第1輸出級110的輸出節點2與差動級100的反轉輸入端子(-)連接，差動級100的非反轉輸入端子(+ )與輸入端子1連接，輸入輸入信號電壓Vin。並且，第2.輸出級120的輸出節點3與負荷(load)90 (數據線)連接。雖未特別限定，但在本實施例中，輸出放大電路驅動液晶顯示面板的數據線，負荷90例如與圖14的數據線962對應。此外，在圖1 (A)中，開關SWIO、 SWll、 SW12構成控制輸出放大電路的連接方式的開關部(連接控制電路)510，根據來自控制信號產生電路500的控制信號進行接通/斷開(ON/OFF)控制。並且，第2輸出級120的激活、非激活的控制也根據來自控制信號產生電路500的控制信號來控制。
圖1 (B)是表示圖1 (A)的動作的時序波形圖。數據期間包括-開始後的信號HSTB為高電平(High)的期間Tl;和期間Tl後的信號HSTB為低電平(Low)的期間T2。信號HSTB在從低電平變為高電平的時序，切換數據信號，與下一個數據對應的模擬輸入信號Vin開始輸入到輸出放大電路。信號HSTB為高電平的期間T1設定為模擬輸入信號Vin從與前一個數據對應的模擬信號充分轉換為止的期間。在信號HSTB為低電平的期間T2中，以根據模擬輸入信號Vin放大的輸出信號驅動負荷卯。
控制信號產生電路500，在期間Tl中，使開關SW10、SW11、SW12為斷開狀態，使第1輸出級110激活，第2輸出級120非激活。在期間T1中，第2輸出級120發揮與斷開狀態的輸出開關等效的作用。從而，隔斷從輸出放大電路到負荷卯的電壓供給，防止輸入信號轉換時的噪聲傳遞到負荷90。並且在期間Tl中，第1輸出級110的輸出2反饋連接到差動級100的反轉輸入端子，差動級100及第1輸出級110構成電壓跟隨器，進行和輸入信號電壓Vin對應的放大動作，內部元件(相位補償電容等)也變化為和輸入信號Vin對應的狀態。但因開關SW10斷開，因此第1輸出級110的輸出節點2與第2輸出級120的輸出節點3 (因此與負荷90)斷開。
控制信號產生電路500，在期間Tl後的期間T2中，使開關SW10、SWll、 SW12為接通狀態，使第2輸出級120與差動級100連接而激活。在期間T2中，第2輸出級120驅動負荷90。即，在期間T2內，開關SW10接通，第2輸出級120的輸出節點3反饋連接到差動級100的反轉輸入端子，差動級100和至少第2輸出級120構成電壓跟隨器，高速驅動負荷90。此外，控制信號產生電路500通常配置在輸出放大電路的外部(參照下述圖13)，由控制信號產生電路500產生的控制信號布線到開關SWIO、 SWll、 SW12的控制端子上，接通/斷開控制開關SWIO、 SWll、 SW12。
根據本實施例，由於不存在輸出開關的接通電阻，因此可提高輸出放大電路驅動負荷卯的速度。
並且，根據本實施例，通過去除輸出開關，可降低由輸出開關的接通電阻產生的耗電及發熱。
進一步，根據本實施例，在數據期間開始後的期間T1中，差動級100及第1輸出級110根據在期間Tl中輸入的輸入電壓Vin進行電壓跟隨動作，使相位補償電容等內部元件變化為和輸入電壓Vin對應的狀態。這樣一來，在從期間T1向期間T2切換時，開關SWIO、 SWll、SW12從斷開切換為接通，第2輸出級120激活，可抑制此時的輸出噪聲等的發生。
並且，根據本實施例，通過輸出開關的減少，可節省面積。
根據本實施例，第1輸出級110的電晶體元件、開關SW10、SW11、SW12的尺寸也可以較小。在期間T1中，第1輸出級110作為使相位補償電容等內部元件驅動為和輸入電壓Vin對應的狀態的副放大器而發揮作用，因此無需驅動能力，可使第1輸出級110的電晶體元件較小。在期間T2中，第2輸出級120作為實質上驅動負荷的主放大器而發揮作用。並且在期間T2中，第l輸出級110也可與第2輸出級120一起使負荷90驅動。在具有輸出開關的輸出放大電路中，相對於大容量數據線負荷，輸出開關的尺寸也較大，但在本實施例中，去除輸出開關，而增加第1輸出級110的電晶體元件、SWIO、 SWll、 SW12。
但由於各元件尺寸較小，因此可節省面積。
(實施例2)
圖2 (A)是表示圖1的第1、第2輸出級110、 120的具體構造的一例的圖。第1輸出級110具有pMOS電晶體Ml，源極與提供電源電壓VDD的第1電源端子(VDD)連接，柵極與差動級100的第1輸出4連接，漏極與輸出節點2連接；和nMOS電晶體M2，源極與提供電源電壓VSS的第2電源端子(VSS)連接，柵極與差動級100的第2輸出6連接，漏極與輸出節點2連接。第2輸出級120具有pMOS電晶體M3，源極與第l電源端子連接，柵極經由開關SW11與差動級100的第1輸出4連接，漏極與輸出節點3連接；和nMOS電晶體M4，源極與第2電源端子連接，柵極經由開關SW12與差動級100的第2輸出6連接，漏極與輸出節點3連接。在本實施例中，差動級100的構成是，在輸入電壓Vin的電壓變化時，第1及第2輸出4、 6分別向與輸入電壓Vin的電壓變化相反的方向作用。
在第1電源端子(VDD)和pMOS電晶體M3的柵極5之間，連接有開關SW13。在第2電源端子(VSS)和nMOS電晶體M4的柵極7之間，連接有開關SW14。在輸出節點2和輸出節點3之間連接有開關SWIO。此外，在圖2 (A)中，開關SW10 SW14構成開關部(連接控制電路)510，根據來自控制信號產生電路500的控制信號接通/斷開。
圖2 (B)是表示構成數據期間的期間Tl和其之後的期間T2中開關SWIO、 SWll、 SW12、 SW13、 SW14的接通/斷開的圖。期間Tl、T2的時序設定和圖1 (B)相同。
在HSTB為高電平的期間Tl中，開關SW13、 SW14接通，SWIO、SWll、 SW12斷開。因開關SW13、 SW14接通，所以構成第2輸出級120的電晶體M3、 M4的柵極分別成為電源電位VDD、 VSS，均截止。開關SWll、 SW12斷開，構成第2輸出級的電晶體M3、 M4的柵極與差動級IOO的第l及第2輸出4、 6斷開。並且，開關SW10斷開，第1輸出級110的輸出節點2與和數據線負荷90連接的第2輸出級120的輸出節點3斷開。
在HSTB為低電平的期間T2中，SW13、SW14斷開，SW10、SW11、SW12接通。因開關SW13、 SW14斷開，所以構成第2輸出級120的電晶體M3、M4的柵極分別與電源電位VDD、VSS斷開，因開關SWll、SW12接通，所以電晶體M3、 M4的柵極分別與差動級100的第1及第2輸出4、 6連接。並且，因開關SW10接通，所以第1輸出級110的輸出節點2與第2輸出級的輸出節點3連接，從而與負荷90連接。
根據本實施例，在期間Tl中，第1輸出級IIO作為使相位補償電容等內部元件驅動為與輸入電壓Vin對應的狀態的副放大器而發揮作用，因此不必需要驅動能力，也可以使第1輸出級110的電晶體元件較小。在期間T2中，第2輸出級120作為實質上驅動負荷的主放大器而發揮作用。在本實施例中，在期間T2中，第1及第2輸出級110、120 —起驅動負荷卯。
在本實施例中，開關SW10 SW14的尺寸可較小。並且，第l輸出級110 (Ml、 M2)和第2輸出級120 (M3、 M4)的元件尺寸根據負荷90優化設定。例如，可統一第1輸出級110 (Ml、 M2)和第2輸出級120 (M3、 M4)的尺寸。並且，當要求減小面積時，使作為主放大器而發揮作用的第2輸出級120 (M3、 M4)的尺寸較大、作為副放大器而發揮作用的第1輸出級110 (Ml、 M2)的尺寸較小，該設定比較有效。即，可使元件尺寸(W/L， W為柵極寬，L為柵極長)為(W/L) Ml、 M2《(W/L) M3、 M4
尤其是將第l輸出級110的電晶體M1、 M2的W/L比相對於第2
37輸出級120的電晶體M3、 M4的W/L比設定得足夠小時，在輸出穩定的狀態下，也可以設計為在電晶體Ml、 M2上沒有柵極電流的流動(即電晶體M1、 M2變為非激活狀態)。這種情況下，第1輸出級110的電晶體M1、 M2在第l輸出級110的輸出節點2的電位不同於與輸入信號Vin對應的輸出電壓時進行動作，在與輸入信號Vin對應的輸出電壓附近時不動作(非激活)。
在期間T2開始時，電晶體M3、 M4的柵極-源極間電位為0，因此在從期間Tl到期間T2的切換中，不產生噪聲。期間T2開始後，電晶體M3、 M4的柵極迅速地控制為差動級100的第1及第2輸出4、 6的電位，高速驅動負荷90。
(實施例3)
圖3 (A)是表示圖1的第1、第2輸出級110、 120的具體構造的其他示例的圖。參照圖3 (A)，本實施例由pMOS電晶體M2C構成圖2 (A)的第1輸出級的nMOS電晶體M2，並且由pMOS電晶體M4C構成第2輸出級nMOS電晶體M4，在pMOS電晶體M4C的柵極7和源極(第2輸出級120的輸出節點3)之間連接開關SW14C。並且，在本實施例中，差動級100的構造是，第1輸出4在輸入電壓Vin的電壓變化時，向與輸入電壓Vin的電壓變化相反的方向作用，差動級100的第2輸出6向與輸入電壓Vin的電壓變化相同的方向作用。其他構造及開關的切換和上述實施例相同。在本實施例中，第1、第2輸出級的充電元件和放電元件均由pMOS電晶體構成，pMOS電晶體M2C、M4C進行源極跟隨動作。此外，在圖3 (A)中，開關SW10 SW14C構成開關部530，根據來自控制信號產生電路500的控制信號接通/斷開控制。此外，開關SW14C也可連接在pMOS電晶體M4C的柵極7和第1電源端子(VDD)之間。
圖3 (B)是表示構成數據期間的期間Tl和其之後的期間T2中開關SWIO、 SWll、 SW12、 SW13、 SW14C的接通/斷開的圖。期間Tl、T2的時序設定和圖1 (B)相同。
在HSTB為髙電平的期間Tl中，開關SW13、 SW14C接通，開 關SWIO、 SWll、 SW12斷開。並且，因開關SW13、 SW14C接通， 所以構成第2輸出級120的pMOS電晶體M3、 M4C的柵極-源極間電 位為0，均截止。
在HSTB為低電平的期間T2中，開關SW13、 SW14C斷幵，開 關SWIO、 SWll、 SW12接通。因開關SW13、 SW14C斷開，所以構 成第2輸出級的pMOS電晶體M3、 M4C的柵極與源極斷開，因開關 SWll、 SW12接通，所以電晶體M3、 M4C的柵極分別與差動級100 的第1及第2輸出4、 6連接。並且，因開關SW10接通，所以第l輸 出級的輸出節點2與第2輸出級120的輸出節點3連接，從而與負荷 90連接。
根據本實施例，在第l、第2輸出級110、 120中，分別使輸出節 點2、 3放電的元件由pMOS電晶體M2C、 M4C構成。因此在本實施 例中，輸出放大電路的動作範圍相對於電源電壓範圍(VDD到VSS)， 在低位側電源電壓VSS —側減小與pMOS電晶體M2C、 M4C的閾值 電壓的絕對值Vtp相應的量，大約是VDD到(VSS + Vtp)的範圍。 在本實施例中，雖然輸出放大電路的動作範圍略小，但可簡化差動級 IOO的構造。本實施例的輸出放大電路的構造例在下述圖12中說明。
(實施例4)
圖4 (A)是表示圖1的第1、第2輸出級110、 120的具體構造的 一例的圖。參照圖4 (A)，在本實施例中，在圖2 (A)的第1輸出級 pMOS電晶體Ml的柵極和差動級100的第1輸出4之間，具有開關 SW15，在pMOS電晶體M1的柵極和第1電源端子(VDD)之間，具 有開關SW17。在第1輸出級的nMOS電晶體M2的柵極和差動級100 的第2輸出6之間，具有開關SW16，在nMOS電晶體M2的柵極和第2電源端子(VSS)之間，具有開關SW18。開關SWIO、 SWll、 SW12、 SW13、 SW14構成開關部510，開關SW15、 SW16、 SW17、 SW18構 成開關部520，根據來自控制信號產生電路500的控制信號控制接通/ 斷開。此外，差動級100和第2實施例同樣如下構成第1及第2輸 出4、 6在輸入電壓Vin的電壓變化時，分別向與輸入電壓Vin的電壓 變化相反的方向作用。
圖4 (B)是表示構成數據期間的期間Tl及其之後的期間T2中開 關SWIO、 SWll、 SW12、 SW13、 SW14、 SW15、 SW16、 SW17、 SW18 的接通/斷開的圖。由開關SW13、 SW14、 SW15、 SW16構成的第1組 開關共同接通/斷開，由SWIO、 SWll、 SW12、 SW17、 SW18構成的
第2組開關與第1組開關互補地共同接通/斷開。
具體而言，在HSTB為高電平的期間Tl中，開關SW13、 SW14、 SW15、 SW16接通，SWIO、 SWll、 SW12、 SW17、 SW18斷開。因開 關SW13、 SW14接通，所以構成第2輸出級120的pMOS電晶體M3、 nMOS電晶體M4的柵極分別變為電源電位VDD、 VSS，並且均截止。 因開關SW15、SW16接通，所以第1輸出級的pMOS電晶體Ml、nMOS 電晶體M2分別與差動級100的第1及第2輸出4、6連接。開關SW11、 SW12斷開，構成第2輸出級的電晶體M3、 M4的柵極與差動級100 的第1及第2輸出4、 6斷開。並且開關SW10斷開，第1輸出級110 的輸出節點2與和數據線負荷90連接的第2輸出級120的輸出節點3 斷開。
在HSTB為低電平的期間T2中，開關SW13、SW14、SW15、SW16 斷開，SWIO、 SWll、 SW12、 SW17、 SW18接通。因開關SW13、 SW14
斷開，所以構成第2輸出級120的電晶體M3、 M4的柵極分別與電源 電位VDD、 VSS斷開，因開關SWll、 SW12接通，所以電晶體M3、 M4的柵極分別與差動級100的第1及第2輸出4、 6連接，並且因開 關SW10為接通，所以第l輸出級的輸出節點2和與數據線負荷90連接的第2輸出級120的輸出節點3連接。因開關SW15、 SW16斷開、 開關SW17、 SW18接通，所以第1輸出級110的pMOS電晶體Ml、 nMOS電晶體M2的柵極分別與差動級100的第1及第2輸出4、 6斷 開，分別與電源電位VDD、 VSS連接，pMOS電晶體Ml、 nMOS晶體 管M2截止(期間T2中第1輸出級110為非激活狀態)。
根據本實施例，在期間Tl中，第1輸出級110作為使相位補償電 容等內部元件驅動為和輸入電壓Vin對應的狀態的副放大器而發揮作 用，因此無需驅動能力，也可以可使第1輸出級110的電晶體元件較 小。在期間T2中，第2輸出級120作為實質上驅動負荷的主放大器而 發揮作用。在本實施例中，在期間T2內，使第1輸出級IIO為非激活， 通過第2輸出級120驅動負荷90。此外，也可將控制第1輸出級110 的pMOS電晶體M1的接通/斷開的開關SW15、 SW17置換為在第1 電源端子(VDD)和節點2之間，以串聯方式與pMOS電晶體Ml連 接的其他開關。同樣，也可將控制第1輸出級110的nMOS電晶體M2 的接通/斷開的開關SW16、 SW18置換為在第2電源端子(VSS)和 節點2之間，以串聯方式與nMOS電晶體M2連接的其他開關。
(實施例5)
圖5是表示本發明的其他實施例的構造的圖。圖5表示液晶驅動 用的二輸出放大電路的構造的一例。在本實施例中，相鄰的兩個輸出 之間極性不同。在本實施例中，未設置進行輸出放大電路701、 702的 輸出節點3A、 3B和負荷90A、卯B之間的直接(Straight)連接、交 叉連接的切換的輸出開關，為了切換兩個輸出節點3A、3B之間的極性， 具有輸入切換電路300。根據本實施例，由於不存在輸出開關，所以可 提高驅動速度，並可減少因輸出開關消耗的電力、發熱。
輸入切換電路300具有開關SW31，連接在正極信號輸入端子 10A和輸出放大電路701的差動級100的輸入1A之間；開關SW32， 連接在正極信號輸入端子10A和輸出放大電路702的差動級100的輸入1B之間；開關SW33，連接在負極信號輸入端子IOB和輸出放大電
路702的差動級IOO的輸入1B之間；以及開關SW34,連接在負極信 號輸入端子10B和輸出放大電路701的差動級100的輸入1A之間。控 制信號產生電路500生成對開關SW31 SW34進行接通/斷開控制的控 制信號。在開關SW31、 SW33接通時，正極信號Vinl和負極信號Vin2 分別輸入到輸出放大電路701、 702的差動級IOO(直接連接)，與Vinl、 Vin2對應的輸出信號從輸出端子3A、 3B輸出到負荷90A、 90B。在開 關SW32、 SW34接通時，正極信號Vinl和負極信號Vin2分別輸入到 輸出放大電路702、 701的差動級100 (交叉連接)，與Vinl、 Vin2對 應的輸出信號從輸出端子3B、 3A輸出到負荷90A、卯B。
雖無特別限定，但在圖5的實施例中，輸出放大電路701、 702是 參照圖2說明的構造。也可適用圖4。
圖6是表示在圖5的電路中按照每N個數據期間(N為1以上的 整數)進行極性反轉時(極性反轉是在數據期間VD1和VD (N+l) 開始時進行)的、各開關的控制的圖。在數據期間VD1和VD (N+l) 開始時，切換輸入切換電路300的開關對SW31、SW33和開關對SW32、 SW34的接通/斷開。
在圖6 (A)所示的例子中，輸入切換電路300中的SW31 SW34 在每次極性反轉時切換接通/斷開。輸出放大電路701、 702的第2輸出 級(M3、 M4)與極性反轉無關，在各數據期間開始後的期間Tl中， 設定為非激活狀態。艮卩，在VD1、 VD2、…VD (N+l)各數據期間的 期間T1中，開關SW13、 SW14接通，SWIO、 SWll、 SW12斷開，輸 出放大電路701、 702的第2輸出級(M3、 M4)為非激活。
在圖6 (B)所示的例子中，輸出放大電路701、 702的第2輸出 級(M3、 M4)在極性反轉後(極性信號POL轉換後)的最初的數據 期間(VD1、 VD (N+l))的期間T1內非激活。在同一極性持續的狀態下(極性信號POL持續為高電平或低電
平)，在數據期間的切換時，第2輸出級(M3、 M4)在整個數據期間 保持激活狀態。即，在POL與前一個數據期間相同的後續數據期間的 期間T1中，和期間T2同樣，開關SW13、 SW14斷開，SWIO、 SWll、 SW12保持接通。因此，轉換噪聲雖然有可能傳遞到數據線負荷90A、 90B，但第2輸出級(M3、 M4)對數據線負荷90A、 90B驅動的開始 時刻提前，因此適合於大畫面(大容量負荷)驅動及使驅動頻率成倍 以提高動畫特性的120Hz驅動(一個數據期間縮短為1/2) 。 E卩，在驅 動電壓的極性與前一個數據期間相同的數據期間中，數據線負荷90A、 90B從第1期間開始通過激活狀態的第2輸出級(M3、 M4)被高速驅 動。
(實施例6)
接著說明本發明的第6實施例。本實施例是液晶驅動用的二輸出 放大電路的構造(兩個輸出之間極性不同時的例子)，固定了輸入到 各輸出放大電路的輸入信號的極性。圖7是表示本實施例的構造的圖。
參照圖7 (A)，在本實施例中，去除上述第4實施例的輸入切換 電路300，向輸出放大電路703、 704中直接輸入正極信號Vinl、負極 信號Vin2。因輸入信號的極性固定，所以具有輸出切換電路400-1 400-3，切換兩個輸出之間的極性。輸出放大電路703、 704是圖2的構造。
參照圖7 (C)，輸出切換電路400-1將
輸出放大電路703的第1輸出級(M1A、 M2A)的輸出節點2A 及輸出放大電路704的第l輸出級(M1B、 M2B)的輸出節點2B;和
輸出放大電路703的第2輸出級(M3A、 M4A)的輸出節點3A 及輸出放大電路704的第2輸出級(M3B、 M4B)的輸出節點3B
之間的連接切換控制為直接連接或交叉連接。
43具體而言，輸出切換電路400-1具有節點2A和節點3A、 3B之 間的開關SW41、SW42;以及節點2B和節點3A、3B之間的開關SW44、 SW43。在開關SW41、 SW43接通時，節點2A和3A連接，節點2B 和3B連接(直接連接)，在開關SW42、 SW44接通時，節點2A和 3B連接，節點2B和3A連接(交叉連接)。
參照圖7 (B)，輸出切換電路400-2將
輸出放大電路703的差動級IOOA的第1輸出4A及輸出放大電路 704的差動級100B的第1輸出4B;和
輸出放大電路703的第2輸出級(M3A、 M4A)的M3A的柵極 節點5A及輸出放大電路704的第2輸出級(M3B、 M4B)的M3B的 柵極節點5B
之間的連接切換控制為直接連接或交叉連接。
具體而言，輸出切換電路400-2具有節點4A和節點5A、 5B之 間的開關SW51、SW52;以及節點4B和節點5A、5B之間的開關SW54、 SW53。在開關SW51、 SW53接通時，節點4A和5A連接，節點4B 和5B連接(直接連接)，在開關SW52、 SW54接通時，節點4A和 5B連接，節點4B和5A連接(交叉連接)。
參照圖7 (D)，輸出切換電路400-3將
輸出放大電路703的差動級100A的第2輸出6A及輸出放大電路 704的差動級100B的第2輸出6B;和
輸出放大電路703的第2輸出級(M3A、 M4A)的M4A的柵極 節點7A及輸出放大電路704的第2輸出級(M3B、 M4B)的M4B的 柵極節點7B
之間的連接切換控制為直接連接或交叉連接。
具體而言，輸出切換電路400-3具有節點6A和節點7A、 7B之間的開關SW61、SW62;以及節點6B和節點7A、7B之間的開關SW64、 SW63。在開關SW61、 SW63接通時，節點6A和7A連接，節點6B 和7B連接(直接連接)，在開關SW62、 SW64接通時，節點6A和 7B連接，節點6B和7A連接(交叉連接)。
在輸出切換電路400-1、 400-2、 400-3直接連接時，與輸出放大電 路703的輸出節點3A連接的負荷卯A由輸入正極信號Vinl的輸出放 大電路703驅動，與輸出放大電路704的輸出節點3B連接的負荷90B 由輸入負極信號Vin2的輸出放大電路704驅動。
在輸出切換電路400-1、 400-2、 400-3交叉連接時，與輸出放大電 路703的輸出節點3A連接的負荷90A,由輸出放大電路703的第2輸 出級(M3A、 M4A)驅動，該輸出放大電路703接收了輸入負極信號 Vin2的輸出放大電路704的差動級100B的輸出，與輸出放大電路704 的輸出節點3B連接的負荷90B，由輸出放大電路704的第2輸出級 (M3B、 M4B)驅動，該輸出放大電路704接收了輸入正極信號Vinl 的輸出放大電路703的差動級IOOA的輸出。
在本實施例中，輸出放大電路703的差動對IOOA、輸出放大電路 704的差動級100B也可以是分別具有nMOS差動對和pMOS差動對這 兩者的軌對軌(Rail-to-Rail)構造。並且，輸出放大電路703的差動級 100A、輸出放大電路704的差動級100B也可以是分別具有單極性的差 動對的構造。此時，輸出放大電路703的差動級100A具有nMOS差動 對，輸出放大電路704的差動級100B具有pMOS差動對。這樣一來， 可使負荷90A、 90B軌對軌驅動(電源電壓範圍內的全範圍驅動)。
圖8是表示在圖7中按每N個數據期間(N為1以上的整數)進 行極性反轉時(極性反轉是在VD、 VD (N+l)開始時進行)的各開 關的控制示例的圖。在圖8 (A)所示的例子中，圖7的輸出切換電路 400-1 400-3的開關SW41、 SW43、 SW51、 SW53、 SW61、 SW63在極性信號POL為高電平時，在各數據期間開始後的期間Tl中斷開，
在期間T2中為接通狀態(直接連接)。負荷90A、 90B分別在期間T2 中根據正極、負極信號Vinl、 Vin2驅動。
圖7的輸出切換電路400-1 400-3的開關SW42、 SW44、 SW52、 SW54、 SW62、 SW64在極性信號POL為高電平時，在各數據期間的 期間Tl、期間T2均為斷開狀態。
圖7的輸出切換電路400-1 400-3的開關SW42、 SW44、 SW52、 SW54、 SW62、 SW64在極性信號POL為低電平時，在各數據期間的 期間Tl中斷開，在期間T2中為接通狀態(交叉連接)。負荷90A、 90B分別在期間T2中根據負極、正極信號Vin2、 Vinl驅動。
圖7的輸出切換電路400-1 400-3的開關SW41、 SW43、 SW51、 SW53、 SW6K SW63在極性信號POL為低電平時，在各數據期間的 期間T1、期間T2均為斷開狀態。
輸出放大電路703、 704的開關SW13A、 SW14A、 SW13B、 SW14B
和圖6 (A)同樣，在各數據期間的期間Tl中接通，在期間T2中斷開。 這樣一來，輸出放大電路的第2輸出級與極性反轉無關，在各數據期 間的期間Tl中為非激活。
在圖8 (B)所示的例子中，圖7的輸出切換電路400-l、 400-2、 400-3的開關SW41、 SW43、 SW51、 SW53、 SW61、 SW63在極性信 號POL從低電平切換為高電平的最初的數據期間(VD1)的期間Tl 中為斷開狀態，在期間T2中為接通狀態。除此之外，在POL為高電 平的數據期間(VD2 VDN)中，輸出切換電路400-1 400-3的開關 SW41、 SW43、 SW51、 SW53、 SW61、 SW63為接通狀態。
圖7的輸出切換電路400-1、 400-2、 400-3的開關SW42、 SW44、SW52、 SW54、 SW62、 SW64,在POL為高電平的數據期間(VD1 VDN)，在期間T1、 T2均為斷開狀態。
圖7的輸出切換電路400-1、 400-2、 400-3的開關SW42、 SW44、 SW52、 SW54、 SW62、 SW64，在POL從高電平切換為低電平的最初 的數據期間(VD (N+l))的期間T1中斷開，在期間T2中接通。除 此之外，在POL為低電平的數據期間，輸出切換電路400-1、 400-2、 400-3的開關SW42、 SW44、 SW52、 SW54、 SW62、 SW64接通。
圖7的輸出切換電路400-1、 400-2、 400-3的開關SW41、 SW43、 SW51、 SW53、 SW61、 SW63，在POL為低電平的數據期間，在期間 Tl、 T2均為斷開狀態。
輸出放大電路703的開關SW13A、 SW14A和輸出放大電路704 的開關SW13B、 SW14B，在極性反轉後的最初的數據期間(VD1、 VD (N+l))的期間T1中接通，在期間T2中斷開，在除此之外的數據 期間中為斷開狀態。在圖8 (B)中，和圖6 (B)同樣，在驅動電壓的 極性與前一個數據期間相同的數據期間，數據線負荷90A、 90B從第l 期間開始由激活狀態的第2輸出級(M3、 M4)高速驅動。因此適用於 大畫面(大容量負荷)驅動及速度加倍(120Hz)驅動等。
(實施例7)
圖9是表示圖2 (A)的輸出放大電路、圖5的輸出放大電路701、 702、圖7的輸出放大電路703、 704的構造的一例的圖。本實施例為 軌對軌放大器構造，差動級100-1具有摺疊型的共源共柵電流鏡(Folded cascode current mirror)和浮動電流源。差動級100-1參照專利文獻4 (日本特開平6-326529號公報)的圖1的記載。
差動級100-1具有nMOS電晶體M13 (電流源)，源極與VSS 連接，柵極接收偏壓BN1; nMOS電晶體Mll、 M12 (nMOS差動對)，共同連接的源極與nMOS電晶體M13的漏極連接；pMOS電晶體M23 (電流源)，源極與VDD連接，柵極接收偏壓BP1;以及pMOS晶體 管M21、 M22 (pMOS差動對)，共同連接的源極與pMOS電晶體M23 的漏極連接，其中，電晶體Mll、 M21的柵極與輸入端子l共同連接， 電晶體M12、 M22的柵極與第l輸出級110的輸出節點2共同連接。
具有pMOS電晶體M14、 M15,源極與電源VDD連接，柵極共 同連接；和pMOS電晶體M16、 M17，源極分別與pMOS電晶體M14、 M15的漏極連接，柵極共同連接而接收偏壓BP2，其中，電晶體MH 的漏極與電晶體M14、M15的共同柵極連接，nMOS差動對電晶體M11、 M12的漏極分別與pMOS電晶體M14、 M15的漏極連接。pMOS晶體 管M14、 M15、 M16、 M17構成第1共源共柵電流鏡。
具有nMOS電晶體M24、 M25，源極與電源VSS連接，柵極共 同連接；和nMOS電晶體M26、 M27，源極分別與nMOS電晶體M24、 M25的漏極連接，柵極共同連接而接收偏壓BN2，其中，電晶體M27 的漏極與電晶體M24、M25的共同柵極連接，pMOS差動對電晶體M21、 M22的漏極分別與nMOS電晶體M25、 M24的漏極連接。nMOS晶體 管M24、 M25、 M26、 M27構成第2共源共柵電流鏡。
並具有pMOS電晶體M31、 nMOS電晶體M32 (浮動電流源)， 連接在pMOS電晶體M17的漏極和nMOS電晶體M27的漏極之間， 柵極分別接收偏壓BP3、 BN3;和
pMOS電晶體M33、 nMOS電晶體M34 (浮動電流源)，連接在 pMOS電晶體M16的漏極和nMOS電晶體M26的漏極之間，柵極分別 接收偏壓BP4、 BN4。
將pMOS電晶體M16的漏極作為差動級100-1的第l輸出節點4， 將nMOS電晶體M26的漏極作為差動級100-1的第2輸出節點6。差 動級100-1中，第1及第2輸出4、 6在輸入電壓Vin的電壓變化時，分別向與輸入電壓Vin的電壓變化相反的方向作用。
第1輸出級110由pMOS電晶體Ml和nMOS電晶體M2構成。 第2輸出級120由pMOS電晶體M3和nMOS電晶體M4構成。在第1 輸出級110的輸出節點2和pMOS電晶體M16的源極(也是nMOS差 動對的輸出)、nMOS電晶體M26的源極(也是pMOS差動對的輸出) 之間，分別連接電容(相位補償電容)Cl、 C2。電容Cl、 C2對第1 輸出級110及第2輸出級120分別進行相位補償作用。
第l輸出級110的輸出節點2和第2輸出級120的輸出節點3之 間的開關SW10由CMOS傳輸門構成，控制信號Sl輸入到nMOS晶 體管的柵極，控制信號Sl的互補信號S1B輸入到pMOS電晶體，並且 在Sl為高電平時導通(ON)。信號Sl、 S1B由控制信號產生電路500 生成，是控制開關SW10 SW14的控制信號。
差動級100-1的第1輸出4和第2輸出級120的電晶體M3的柵極 5之間的開關SW11由pMOS電晶體構成，控制信號S1B連接到柵極。
差動級100-1的第2輸出6和第2輸出級120的電晶體M4的柵極 7之間的開關SW12由nMOS電晶體構成，控制信號Sl連接到柵極。
圖9中的開關SW10、 SWll、 SW12、 SW13、 SW14的導通/截止 (ON/OFF)控制如與圖2 (A)的輸出放大電路對應的圖2 (B)、與 圖5的輸出放大電路701、 702對應的圖6 (A)和(B)、與圖7的輸 出放大電路703、 704對應的圖8 (A)和(B)所示，因此省略其說明。
(實施例8)
圖10是表示本發明的第8實施例的構造的圖。圖10中表示了圖 2 (A)的輸出放大電路、圖5的輸出放大電路701和702、圖7的輸 出放大電路703和704的構造示例，是軌對軌放大器構造。對於差動級100-2，參照專利文獻5 (日本特開2005-124120號公報)的圖1 (A) 及其說明。
參照圖10，差動級100-2具有nMOS電晶體M13 (電流源)， 源極與VSS連接，柵極接收偏壓BN1; nMOS電晶體Mll、M12(nMOS 差動對)，共同連接的源極與nMOS電晶體M13的漏極連接；以及pMOS 電晶體M14、 M15 (負荷電路)，源極與電源VDD連接，柵極共同連 接，漏極與nMOS電晶體M12、 Mll的漏極連接，其中，pMOS晶體 管M14的漏極和柵極連接。pMOS電晶體14、 M15構成電流鏡，形成 有源負荷電路。該差動放大器也稱為"N輸入差動放大器"。
具有pMOS電晶體M23 (電流源)，源極與VDD連接，柵極接 收偏壓BP1; pMOS電晶體M21、 M22 (pMOS差動對)，共同連接的 源極與pMOS電晶體M23的漏極連接；以及nMOS電晶體M24、 M25 (負荷電路)，源極與電源VSS連接，柵極共同連接，漏極與pMOS 電晶體M22、 M21的漏極連接，其中，nMOS電晶體M24的漏極和柵 極連接。nMOS電晶體24、 M25構成電流鏡，形成有源負荷電路。該 差動放大器也稱為"P輸入差動放大器"。
電晶體Mll、 M12的柵極與輸入端子1共同連接，電晶體M12、 M22的柵極與第1輸出級110的輸出節點2共同連接。
進一步具有pMOS電晶體M41，源極與電源VDD連接，漏極與 pMOS電晶體M15的漏極(nMOS差動對的輸出)連接，柵極接收偏 壓BP2; nMOS電晶體M42，源極與電源VSS連接，漏極與nMOS晶 體管M25的漏極(pMOS差動對的輸出)連接，柵極接收偏壓BN2; 以及pMOS電晶體M43、 nMOS電晶體M44 (浮動電流源)，連接在 pMOS電晶體M41的漏極和nMOS電晶體M42的漏極之間，柵極分別 接收偏壓BP3、 BN3。將具有電路(M41 M44)的輸出電路稱為AB 級輸出電路。
50將pMOS電晶體M41的漏極作為差動級100-2的第l輸出節點4， 將riMOS電晶體M42的漏極作為差動級100-2的第2輸出節點6。差 動級100-2的第l及第2輸出節點4、 6分別是nMOS差動對(Mll、 M12)的輸出及pMOS差動對(M21、 M22)的輸出。並且，差動級 100-2中，第1及第2輸出4、 6在輸入電壓Vin的電壓變化時，分別 向與輸入電壓Vin的電壓變化相反的方向作用。
第1輸出級110由pMOS電晶體Ml和nMOS電晶體M2構成。 第2輸出級120由pMOS電晶體M3和nMOS電晶體M4構成。在第1 輸出級110的輸出節點2和差動級100-2的第l及第2輸出4、6之間， 分別連接有電容C3、 C4。電容C3、 C4分別對第l輸出級110及第2 輸出級120進行相位補償作用。
第1輸出級110的輸出2和第2輸出級120的輸出3之間的開關 SW10由CMOS傳輸門構成，控制信號Sl輸入到nMOS電晶體的柵極， 控制信號Sl的互補信號S1B輸入到pMOS電晶體，並且在Sl為高電 平時導通。信號S1、 S1B由控制信號產生電路500生成，是控制開關 SW10 SW14的控制信號。
差動級100-2的第1輸出4和第2輸出級120的差動級的電晶體 M3的柵極5之間的開關SW11由pMOS電晶體構成，控制信號S1B 連接到柵極。
差動級100-1的第2輸出6和第2輸出級120的電晶體M4的柵極 7之間的開關SW12由nMOS電晶體構成，控制信號Sl連接到柵極。
在圖10中，開關SWIO、 SWU、 SW12、 SW13、 SW14的導通/ 截止控制如與圖2 (A)的輸出放大電路對應的圖2 (B)、與圖5的輸 出放大電路701、 702對應的圖6(A)和(B)、與圖7的輸出放大電路703、 704對應的圖8 (A)和(B)所示，因此省略其說明。
根據圖9及圖10的本實施例(實施例7及8)，在輸入信號電壓 Vin在從VSS到Vgsl (Mil或M12的柵極-源極間電壓)十Vdsl (電 流源電晶體M13的飽和區域的漏極-源極間電壓)之間的VSS —側的 第1電壓範圍內，pMOS電晶體M21、 M22的差動對動作，在輸入信 號電壓Vin在VDD-Vgs2 (M21或M22的柵極-源極間電壓)十Vds2 (電流源電晶體M23的飽和區域的漏極-源極間電壓)之間的VDD — 側的第2電壓範圍內，nMOS電晶體M11、M22的差動對動作，在第1、 第2電壓範圍之間，nMOS電晶體Mll、 M12的差動對、pMOS晶體 管M21、 M22的差動對動作，可對應於電源端子VDD到接地端子VSS 之間的輸入電壓。
(實施例9)
圖11是表示本發明的第9實施例的構造的圖。圖11表示圖7的 輸出放大電路703的構造示例。參照圖11，在本實施例的差動級100-3 中，去除了圖10中的pMOS差動對(M21、 M22)、電流源(M23)、 負荷(M24、 M25)、電容C4，是單極性的構造。即，差動級100-3 具有nMOS電流源M13、 nMOS差動對(Mll、 M12) 、 pMOS負荷電 路(M14、 M15),並具有pM0S電晶體M41，連接在電源端子VDD 和差動對的輸出4A之間，以預定的電壓BP2偏置；浮動電流源(M43、 M44)， 一端與nMOS差動對的輸出4A連接；以及nMOS電晶體M42， 連接在浮動電流源(M43、 M44)的另一端和電源端子VSS之間，以 預定電壓BN2偏置，其中，浮動電流源(M43、 M44)的一端和另一 端分別作為差動級100-3的第1輸出(4A)及第2輸出(6A)。並且， 在第l輸出級110的輸出節點2A和差動級100-3的第1輸出4A之間， 連接有電容C3。
第l輸出級110由pMOS電晶體MlA和nMOS電晶體M2A構成。 第2輸出級120由pMOS電晶體M3A和nMOS電晶體M4A構成。第2輸出級120的電晶體M4的柵極7A和電源VSS之間的開關SW14由 nMOS電晶體構成，控制信號S2連接到柵極。電晶體M3A的柵極5A 和電源VDD之間的開關SW13由pMOS電晶體構成，控制信號S2的 互補信號S2B連接到柵極。信號S2、 S2B由控制信號產生電路500生 成。
在圖11中，如圖7所示，第1輸出級110的輸出節點2A、差動 級100-3的第l輸出4A及第2輸出6A，通過第l至第3切換電路400-l 400-3，與輸出放大電路703的第2輸出級的輸出節點3A、第2輸出級 的電晶體M3A和M4A的柵極5A和7A直接連接，或者與輸出放大電 路704的第2輸出級的輸出節點3B、第2輸出級的電晶體M3B和M4B 的柵極5B和7B交叉連接。第1至第3切換電路400-1 400-3也根據 由控制信號產生電路50生成的控制信號(與S2、S2B不同的控制信號) 控制。
在圖7的構造中，在進行軌對軌驅動時，作為輸出放大電路703， 使用圖11的構造。作為圖7的輸出放大電路704，將圖11的nMOS 差動級作為pMOS差動級。g卩，作為輸出放大電路704，去除了圖10 中的nMOS差動級(Mll、 M12)、電流源(M13)、負荷電路(M14、 M15)及電容C3。
(實施例10)
圖12是表示本發明的第IO實施例的構造的圖。圖12表示具有單 極性的差動對、充電元件及放電元件由同一導電型電晶體構成的第1 輸出級110及第2輸出級120的輸出放大電路。圖12的實施例是圖7 的輸出放大電路703的構造例，和圖11不同。
參照圖12，差動級100-4具有nMOS電流源M13、 nMOS差動對 (Mll、 M12) 、 pMOS負荷電路(M14、 M15)，並具有pMOS晶 體管M51，源極與電源端子VDD連接，柵極與nMOS差動對的輸出4A連接；和nMOS電晶體M52，連接在pMOS電晶體M51的漏極和 電源端子VSS之間，以預定的電壓BN5偏置，其中，nMOS差動對的 輸出4A及電晶體M51、M52的連接點分別作為差動級100-4的第1輸 出(4A)及第2輸出(6A)。差動級100-4中，第1輸出4A在輸入 電壓Vin的電壓變化時，向與輸入電壓Vin的電壓變化相反的方向作 用，差動級100-4的第2輸出6A向與輸入電壓Vin的電壓變化相同的 方向作用。並且，在第1輸出級110的輸出節點2A和差動級100-4的 第1輸出4A之間連接有電容C5。
第1輸出級110由pMOS電晶體M11A、 M12A構成。第2輸出 級120由pMOS電晶體M13A、 M14A構成。
在第2輸出級120的電晶體M13A的節點5A和電源VDD之間連 接有開關SW13A，在電晶體M14A的柵極7A和第2輸出級120的輸 出節點3A之間連接有開關SW14CA，開關SW13A和開關SW14CA分 別由pMOS電晶體構成，控制信號S2B分別連接到柵極。信號S2B由 控制信號產生電路500生成。
在圖12中，如圖7所示，第1輸出級110的輸出節點2A、差動 級100-4的第l輸出4A及第2輸出6A，通過第l至第3切換電路400-l 400-3，與輸出放大電路703的第2輸出級的輸出節點3A、第2輸出級 的電晶體M13A和M14A的柵極5A和7A直接連接，或與輸出放大電 路704的第2輸出級的輸出節點3B、第2輸出級的電晶體M13B和 M14B的柵極5B和7B交叉連接。
第l至第3切換電路400-l 400-3也根據由控制信號產生電路500 生成的控制信號(與S2B不同的控制信號)控制。
在圖7的構造中，在進行軌對軌驅動時，作為輸出放大電路703， 使用圖12的構造。作為圖7的輸出放大電路704，將圖12的nMOS差動級作為pMOS差動級。g卩，使用由相反導電型的電晶體構成圖12
構造中的輸出放大電路703的輸出放大電路704。
根據圖11及圖12的實施例(實施例9及10)，由於差動級100 是nMOS差動級，因此在輸入信號電壓在Vin從VSS到Vgsl (Mil 或M12的柵極-源極間電壓)+Vdsl (電流源電晶體M13的飽和區域 下的漏極-源極間電壓)之間的第1電壓範圍內時，輸出放大電路無法 正常動作。但是，差動對100與pMOS差動級的輸出放大電路組合， 分別作為圖7的輸出放大電路703、 704進行驅動，從而可進行軌對軌 驅動。
(實施例11)
圖13是表示具有上述輸出放大電路的數據驅動器的構造的圖，用 框圖表示數據驅動器的重要部分。
參照圖13，該數據驅動器具有鎖存地址選擇器801、鎖存器802、 電平移位器803、參照電壓產生電路804、正極解碼器807、負極解碼 器808、輸入來自正極解碼器807的正極信號和來自負極解碼器808的 負極信號的輸出電路809、控制信號產生電路500以及由輸出電路809 驅動的負荷(數據線)90A、 90B。輸出電路809具有參照圖5說明的 輸入切換電路300和輸出放大電路701、 702，或具有參照圖7說明的 輸出放大電路703、 704。
鎖存地址選擇器801根據時鐘信號CLK決定數據鎖存的時序。鎖 存器802根據鎖存地址選擇器801決定的時序，鎖存圖像數字數據， 根據信號LSTB的時序，經由電平移位器803將數據同時輸出到解碼器 (正極解碼器、負極解碼器)。鎖存地址選擇器801及鎖存器802是 邏輯電路， 一般由低壓(0V 3.3V)構成。
參照電壓產生電路804具有正極參照電壓產生電路805及負極參
55照電壓產生電路806。向正極解碼器807提供正極參照電壓產生電路 805的參照電壓，正極解碼器807選擇和所輸入的數據對應的參照電壓， 作為正極參照電壓(圖5或圖7的Vinl)而輸出。向負極解碼器808 提供負極參照電壓產生電路806的參照電壓，負極解碼器808選擇和 所輸入的數據對應的參照電壓，作為負極參照電壓(圖5或圖7的Vin2) 而輸出。輸出電路809的各輸出放大電路(圖5的701、 702，或圖7 的703、 704)輸入分別從正極解碼器807及負極解碼器808輸出的參 照電壓，並進行運算放大而提供輸出電壓。如參照圖5或圖7所進行 的說明，輸出電路809具有輸出放大電路701、702或輸出放大電路703、 704，將與來自正極解碼器807、負極解碼器808的正極信號電壓、負 極信號電壓對應的輸出信號直接輸出到負荷90A、負荷90B，或者將與 來自正極解碼器807、負極解碼器808的正極信號電壓、負極信號電壓 對應的輸出信號交叉輸出到負荷90A、負荷90B。
控制信號產生電路500在多個輸出電路809中共同設置，產生和 信號HSTB的時序對應的多個控制信號。根據來自控制信號產生電路 500的多個控制信號，進行圖5的輸出放大電路701、 702和輸入切換 電路300，或圖7的輸出放大電路703、 704中的連接方式的切換。另 外，信號HSTB通常與輸入到鎖存器802的信號LSTB對應。
在圖13的數據驅動器中，輸出放大電路809和負荷(數據線)之 間未設置輸出開關，對於大容量數據線負荷也可實現高速驅動及降低 耗電、發熱。
(實施例12)
圖19是表示本發明的第12實施例的構造的圖。本實施例是實現 和圖4 (A) 、 (B)的第4實施例相同的作用的輸出放大電路。根據 圖4 (A) 、 (B)，在期間Tl中，第1輸出級IIO作為將相位補償電 容等內部元件驅動為和輸入電壓Vin對應的狀態的副放大器而發揮作 用，第2輸出級120為非激活。在期間T2中，第2輸出級120作為實質上驅動負荷的主放大器而發揮作用，第1輸出級110為非激活。
在本實施例中，圖19 (A)的輸出放大電路的構造是圖1 (A)
的第1輸出級110的輸出節點2和第2輸出級120的輸出節點3之間 的開關SW10被去除，在差動級100的反轉輸入(2)和第1輸出級100 的輸出節點2及第2輸出級120的輸出節點3之間，分別插入有開關 SW10-1、 SW10-2。
從圖19 (B)可知，開關SW10-2進行和圖1的開關SW10同樣的 接通/斷開控制，開關SW10-1進行和開關SW10-2相反的接通/斷開控 制。即，在期間T1中，第l輸出級110的輸出節點2反饋連接到差動 級100的反轉輸入(20)，第1輸出級110作為將相位補償電容等內 部元件驅動為和輸入電壓Vin對應的狀態的副放大器而發揮作用。此 外，第2輸出級120為非激活。在期間T2中，第2輸出級120的輸出 節點3反饋連接到差動級100的反轉輸入(20)，第2輸出級120作 為實質上驅動負荷的主放大器而發揮作用。此時，第1輸出級110的 輸出節點2與差動級IOO的反轉輸入(20)切斷，對負荷90的驅動沒 有貢獻，第1輸出級IIO實際上等於非激活。
此外，從開關SW10到開關SW10-1、 SW10-2的變更可適用於本 發明的所有輸出放大電路，能夠實現和圖4 (A) 、 (B)同樣的效果。 並且，此時相位補償電容被連接成對第l及第2輸出級110、 120這兩 者進行相位補償作用。具體而言，在例如圖9及圖10的情況下，在差 動對的反轉輸入(電晶體M12、 M22的共同柵極)和第1輸出級110 的輸出節點2之間插入開關SW10-1，電容(Cl、 C2、 C3、 C4)的第 1端子從輸出節點2向差動對的反轉輸入一側變更連接。
此外，上述專利文獻1至5的各公開內容引用到本說明書中。在 本發明的全部公開內容(包括權利要求的範圍)的範圍內，可進一步 根據其基本技術思想進行實施方式及實施例的變更、調整。並且，在本發明的權利要求範圍內，可進行各種公開要素的多種組合及選擇。 艮P，本發明當然包括包含權利要求範圍在內的所有公開內容及本領域 技術人員可根據其技術思想獲得的各種變形、修改。
權利要求
1.一種輸出放大電路，其特徵在於，具有差動級；第1輸出級，接收上述差動級的第1輸出及第2輸出；第2輸出級，其輸出連接到驅動對象的負荷；以及連接控制電路，上述差動級從其非反轉輸入接收輸入信號，上述連接控制電路切換第1連接方式和第2連接方式，上述第1連接方式是如下方式使上述差動級的第1輸出及第2輸出和上述第2輸出級的第1輸入及第2輸入之間為非導通狀態，且使上述第1輸出級的輸出和上述第2輸出級的輸出之間為非導通狀態，且使上述第1輸出級的輸出和上述差動級的輸入對的反轉輸入之間為導通狀態，上述第2連接方式是如下方式使上述差動級的第1輸出及第2輸出和上述第2輸出級的第1輸入及第2輸入之間為導通狀態，且使上述第1輸出級及上述第2輸出級中的至少上述第2輸出級的輸出和上述差動級的反轉輸入之間為導通狀態。
2. 根據權利要求l所述的輸出放大電路，其特徵在於， 上述連接控制電路，在上述第1連接方式下，使上述第2輸出級為非激活狀態，在上述第2連接方式下，使上述第2輸出級為激活狀 態。
3. 根據權利要求l所述的輸出放大電路，其特徵在於， 接收上述輸入信號並驅動上述負荷的一個數據期間包括始於上述一個數據期間的開始時刻的第1期間；和上述第1期間之後的第2期間，在上述第l期間，處於上述第l連接方式，在上述第2期間，處於上述第2連接方式。
4. 根據權利要求1所述的輸出放大電路，其特徵在於，在上述第1連接方式下，上述差動級的上述反轉輸入與上述第1輸出級的輸出連接，在上述第2連接方式下，上述第1輸出級的輸出和上述第2輸出級的輸出之間為導通狀態，上述第1輸出級的輸出和上述第2輸出級的輸出共同連接到上述差動級的上述反轉輸入。
5. 根據權利要求1所述的輸出放大電路，其特徵在於，在上述第1連接方式下，上述差動級的上述反轉輸入和上述第1輸出級的輸出之間為導通狀態，上述差動級的上述反轉輸入和上述第2輸出級的輸出之間為非導通狀態，在上述第2連接方式下，上述差動級的上述反轉輸入和上述第2輸出級的輸出之間為導通狀態，上述差動級的上述反轉輸入和上述第1輸出級的輸出之間為非導通狀態。
6. 根據權利要求1所述的輸出放大電路，其特徵在於，上述連接控制電路具有第1開關及第2開關，分別連接在上述差動級的上述第1輸出及第2輸出與上述第2輸出級的上述第l輸入及第2輸入之間；和第3開關，連接在上述第1輸出級的輸出與上述第2輸出級的輸出之間。
7. 根據權利要求6所述的輸出放大電路，其特徵在於，在上述第1連接方式下，上述第1至第3開關均為斷開狀態，在上述第2連接方式下，上述第l至第3開關均為接通狀態。
8. 根據權利要求5所述的輸出放大電路，其特徵在於，上述連接控制電路具有第1開關及第2開關，分別連接在上述差動級的第1輸出及第2輸出與上述第2輸出級的第1輸入及第2輸入之間；第3開關，連接在上述第1輸出級的輸出與上述差動級的上述反轉輸入之間；以及第4開關，連接在上述第2輸出級的輸出與上述差動級的上述反轉輸入之間。
9. 根據權利要求8所述的輸出放大電路，其特徵在於，在上述第1連接方式下，上述第1、第2、第4開關均為斷開狀態，上述第3開關為接通狀態，在上述第2連接方式下，上述第1、第2、第4開關均為接通狀態，上述第3開關為斷開狀態。
10. 根據權利要1所述的輸出放大電路，其特徵在於，上述第1輸出級具有第1電晶體及第2電晶體，該第1電晶體及第2電晶體在提供第1電源電位的第1電源端子和提供第2電源電位的第2電源端子之間串聯連接，上述第1電晶體及第2電晶體的控制端子，形成上述第1輸出級的第1輸入及第2輸入，並且分別與上述差動級的第1輸出及第2輸出連接，上述第2輸出級具有第3電晶體及第4電晶體，該第3電晶體及第4電晶體在上述第1電源端子和上述第2電源端子之間串聯連接，上述第3電晶體及第4電晶體的控制端子形成上述第2輸出級的第l輸入及第2輸入，上述第1電晶體及第2電晶體的連接點形成上述第1輸出級的輸出節點，上述第3電晶體及第4電晶體的連接點形成上述第2輸出級的輸出節點，上述連接控制電路具有第1開關，連接在上述第1電晶體的控制端子和上述第3電晶體的控制端子之間；第2開關，連接在上述第2電晶體的控制端子和上述第4電晶體的控制端子之間；第3開關，連接在上述第1輸出級的輸出節點和上述第2輸出級的輸出節點之間；第4開關，連接在上述第3電晶體的控制端子與如下電源端子之間該電源端子是上述第1電源端子及第2電源端子中通過向上述第3電晶體的控制端子施加電壓而使上述第3電晶體成為截止狀態的電源端子；以及第5開關，連接在上述第4電晶體的控制端子與如下電源端子之間該電源端子是上述第1電源端子及第2電源端子中通過向上述第4電晶體的控制端子施加電壓而使上述第4電晶體成為截止狀態的電源端子。
11.根據權利要1所述的輸出放大電路，其特徵在於，上述第1輸出級具有第1電晶體及第2電晶體，該第1電晶體及第2電晶體在提供第1電源電位的第1電源端子和提供第2電源電位的第2電源端子之間串聯連接，上述第1電晶體及第2電晶體的控制端子，形成上述第1輸出級的第1輸入及第2輸入，並且分別與上述差動級的第1輸出及第2輸出連接，上述第2輸出級具有第3電晶體及第4電晶體，該第3電晶體及第4電晶體在上述第1電源端子和上述第2電源端子之間串聯連接，上述第3電晶體及第4電晶體的控制端子形成上述第2輸出級的第l輸入及第2輸入，上述第1電晶體及第2電晶體的連接點形成上述第1輸出級的輸出節點，上述第3電晶體及第4電晶體的連接點形成上述第2輸出級的輸出節點，上述連接控制電路具有第1開關，連接在上述第1電晶體的控制端子和上述第3電晶體的控制端子之間；第2開關，連接在上述第2電晶體的控制端子和上述第4電晶體的控制端子之間；第3開關，連接在上述第1輸出級的輸出節點和上述第2輸出級的輸出節點之間；第4開關，連接在上述第3電晶體的控制端子與如下電源端子之間該電源端子是上述第1電源端子及第2電源端子中通過向上述第3電晶體的控制端子施加電壓而使上述第3電晶體成為截止狀態的電源端子；以及第5開關，連接在與上述第4電晶體的上述第2輸出級的輸出節點連接的第1端子和上述第4電晶體的控制端子之間。
12. 根據權利要求IO所述的輸出放大電路，其特徵在於，在上述第1連接方式下，上述第1至第3開關均為斷開狀態，且上述第4及第5開關均為接通狀態，在上述第2連接方式下，上述第1至第3開關均為接通狀態，且上述第4及第5開關均為斷開狀態。
13. 根據權利要求IO所述的輸出放大電路，其特徵在於，上述第1輸出級的上述第1電晶體及第2電晶體的尺寸為上述第2輸出級的上述第3電晶體及第4電晶體的尺寸以下。
14. 根據權利要求1所述的輸出放大電路，其特徵在於，在上述第2連接方式下，上述連接控制電路使上述第1輸出級成為非激活狀態。
15. 根據權利要求IO所述的輸出放大電路，其特徵在於，上述連接控制電路具有第6開關，連接在上述第1電晶體的控制端子和上述差動級的第l輸出之間；第7開關，連接在上述第1電晶體的控制端子與如下電源端子之間該電源端子是上述第1電源端子及第2電源端子中通過向上述第1電晶體的控制端子施加電壓而使上述第1電晶體成為截止狀態的電源端子；第8開關，連接在上述第2電晶體的控制端子和上述差動級的第2輸出之間；以及第9開關，連接在上述第2電晶體的控制端子與如下電源端子之間該電源端子是上述第1電源端子及第2電源端子中通過向上述第2電晶體的控制端子施加電壓而使上述第2電晶體成為截止狀態的電源端子。
16. 根據權利要求15所述的輸出放大電路，其特徵在於，在上述第l連接方式下，上述第6及第8開關為接通狀態，且上述第7及第9開關為斷開狀態，在上述第2連接方式下，上述第6及第8開關為斷開狀態，且上述第7及第9開關為接通狀態。
17. 根據權利要求1所述的輸出放大電路，其特徵在於，在上述差動級中，具有第1導電型的第1差動對、向上述第1差動對提供驅動電流的第1電流源、第2導電型的第2差動對及向上述第2差動對提供驅動電流的第2電流源，上述第1差動對及第2差動對的非反轉輸入之間連接，上述第1差動對及第2差動對的反轉輸入之間連接，並具有第1共源共柵電流鏡電路，與上述第1差動對的輸出對連接；第1浮動電流源及第2浮動電流源， 一端分別連接到上述第1共源共柵電流鏡電路的第l端子及第2端子；以及第2共源共柵電流鏡電路，第1及第2端子分別連接到上述第1浮動電流源及第2浮動電流源的另一端，該第2共源共柵電流鏡電路與上述第2差動對的輸出對連接，上述第1共源共柵電流鏡電路及第2共源共柵電流鏡電路的上述第l端子作為上述差動級的第l輸出及第2輸出。
18. 根據權利要求1所述的輸出放大電路，其特徵在於，在上述差動級中，具有第1導電型的第1差動對、向上述第1差動對提供驅動電流的第1電流源、第2導電型的第2差動對及向上述第2差動對提供驅動電流的第2電流源，上述第1差動對及第2差動對的非反轉輸入之間連接，上述第1差動對及第2差動對的反轉輸入之間連接，並具有第2導電型的電晶體，連接在上述第1電源端子和上述第l差動對的輸出之間，以預定的電壓偏置；浮動電流源，連接在上述第1差動對的輸出和上述第2差動對的輸出之間；以及第1導電型的電晶體，連接在上述第2電源端子和上述第2差動對的輸出之間，以預定的電壓偏置，上述第1差動對的輸出和上述第2差動對的輸出作為上述差動級的第l輸出及第2輸出。
19. 根據權利要求1所述的輸出放大電路，其特徵在於，上述差動級具有差動對，由電流源驅動，在輸出對連接有負荷電路；電晶體，連接在上述第1電源端子和上述差動對的輸出之間，以預定的電壓偏置；浮動電流源，其一端連接到上述差動對的輸出；以及其他電晶體，連接在上述浮動電流源的另一端和上述第2電源端子之間，以預定的電壓偏置，上述浮動電流源的一端和另一端作為上述差動級的第1輸出及第2輸出。
20. 根據權利要求l所述的輸出放大電路，其特徵在於，上述第1輸出級和上述第2輸出級共用相位補償電容。
21. —種輸出放大電路，其特徵在於，具有主放大器和副放大器，該主放大器和副放大器共用接收輸入信號的差動電路，在上述主放大器的輸出連接有驅動對象的負荷，在上述主放大器的輸出斷開、且上述副放大器的輸出與上述負荷斷開的狀態下，由電壓跟隨構造的上述副放大器接收上述輸入信號，接著，在上述主放大器的輸出為接通的狀態下，由電壓跟隨構造的上述主放大器及上述副放大器這兩者或由電壓跟隨構造的上述主放大器單獨接收上述輸入信號，並驅動上述負荷。
22. —種輸出電路，其特徵在於，具有輸入正極信號的第1輸入端；輸入負極信號的第2輸入端；以及第l輸出端及第2輸出端，並具有輸入切換電路，進行切換，以從第1輸出端及第2輸出端分別輸出正極信號及負極信號，或從上述第1輸出端及第2輸出端分別輸出負極信號及正極信號；和第1輸出放大電路及第2輸出放大電路，分別連接到上述輸入切換電路的第1輸出端及第2輸出端，驅動第1負荷及第2負荷，上述第1輸出放大電路及第2輸出放大電路分別由權利要求1所述的輸出放大電路構成。
23. 根據權利要求22所述的輸出電路，其特徵在於，上述第1輸出放大電路及第2輸出放大電路接收上述正極信號及負極信號並驅動上述第1負荷及第2負荷的負荷驅動期間，由多個數據期間構成，各上述數據期間的包括始於上述數據期間的開始時刻的第1期間；和上述第1期間之後的第2期間，上述第1輸出放大電路及第2輸出放大電路，分別在上述第1期間為上述第l連接方式，且上述第2輸出級為非激活狀態，在上述第2期間為上述第2連接方式，且上述第2輸出級為激活狀態。
24. 根據權利要求22所述的輸出電路，其特徵在於，接收上述正極信號及負極信號並驅動上述第1負荷及第2負荷的驅動期間包括以正極性及負極性分別驅動上述第1負荷及第2負荷的多個數據期間；和以負極性及正極性分別驅動上述第1負荷及第2負荷的多個數據期間，進行上述第1負荷及第2負荷的極性切換後的至少最初的數據期間包括始於上述最初的數據期間的開始時刻的第1期間；和上述第1期間之後的第2期間，上述第1輸出放大電路及第2輸出放大電路，分別在上述第1期間為上述第l連接方式，且上述第2輸出級為非激活狀態，在上述第2期間中為上述第2連接方式，且上述第2輸出級為激活狀態。
25. 根據權利要求24所述的輸出電路，其特徵在於，在上述第l及第2負荷的極性與前一個數據期間相同的數據期間，上述第1輸出放大電路及第2輸出放大電路分別為上述第2連接方式，且上述第2輸出級為激活狀態。
26. —種輸出電路，其特徵在於，具有第1輸出放大電路，輸入正極信號，驅動第1負荷或第2負荷；禾口第2輸出放大電路，輸入負極信號，當上述第l輸出放大電路正極驅動上述第1負荷時，該第2輸出放大電路負極驅動上述第2負荷，當上述第1輸出放大電路正極驅動上述第2負荷時，該第2輸出放大電路負極驅動上述第1負荷，上述第1輸出放大電路及第2輸出放大電路分別由權利要求1所述的輸出放大電路構成，並具有切換電路，該切換電路，將上述第1輸出放大電路的上述差動級的輸出及上述第2輸出放大電路的上述差動級的輸出；與上述第1輸出放大電路的上述第2輸出級的輸入及上述第2輸出放大電路的上述第2輸出級的輸入之間的連接，切換為直接連接或交叉連接，該切換電路，將上述第1輸出放大電路的上述第2輸出級的輸出及上述第2輸出放大電路的上述第2輸出級的輸出；與上述第1輸出放大電路的上述第1輸出級的輸出及上述第2輸出放大電路的上述第1輸出級的輸入之間的連接，切換為直接連接或交叉連接。
27. —種數據驅動器，將顯示裝置的數據線作為負荷來驅動，上述顯示裝置具有在上述數據線和掃描線的交叉部包含像素開關和顯示元件在內的單位像素，上述數據驅動器的特徵在於，具有權利要求1所述的輸出放大電路。
28. —種數據驅動器，將顯示裝置的第1數據線和第2數據線作為第1負荷、第2負荷來驅動，上述顯示裝置具有在數據線和掃描線的交叉部包含像素開關和顯示元件在內的單位像素，上述數據驅動器的特徵在於，具有權利要求22所述的輸出電路，作為包括第l輸出放大電路及第2輸出放大電路的輸出電路，該第1輸出放大電路及第2輸出放大電路輸入來自正極解碼器及負極解碼器的正極信號及負極信號，並驅動上述第1負荷及第2負荷。
29. 根據權利要求27所述的數據驅動器，其特徵在於，具有至少一個控制信號產生電路，該控制信號產生電路向多個上述輸出放大電路提供對連接方式的切換進行控制的信號。
30. 根據權利要求28所述的數據驅動器，其特徵在於，具有至少一個控制信號產生電路，該控制信號產生電路向多個上述輸出電路提供對連接方式的切換進行控制的信號。
31. —種顯示裝置，其特徵在於，具有多根數據線，在一個方向上彼此平行地延伸；多根掃描線，在與上述一個方向正交的方向上彼此平行地延伸；以及多個像素電極，在上述多根數據線和上述多根掃描線的交叉部配置成矩陣狀，並具有多個電晶體，與上述多個像素電極中的每一個像素電極對應地，上述多個電晶體的漏極及源極中的一個連接到所對應的上述像素電極，上述漏極及源極中的另一個連接到所對應的上述數據線，柵極連接到所對應的上述掃描線，還具有柵極驅動器，向上述多根掃描線分別提供掃描信號；和數據驅動器，向上述多根數據線分別提供與輸入數據對應的灰度信號，上述數據驅動器由權利要求27所述的上述數據驅動器構成。
全文摘要
提供一種輸出放大電路及使用該電路的顯示裝置的數據驅動器，去除輸出開關，實現減小面積和高速驅動。具有差動級；第1輸出級，接收差動級的輸出；以及第2輸出級，其輸出連接到負荷，上述差動級的第1輸入接收輸入信號，並且還具有切換第1連接方式和第2連接方式的單元，上述第1連接方式是如下方式使第1輸出級的輸出和第2輸出級的輸出之間為非導通狀態，且使差動級的輸出和第2輸出級的輸入之間為非導通狀態，使差動級的第2輸入和第1輸出級的輸出之間為導通狀態，上述第2連接方式是如下方式使第1輸出級的輸出和第2輸出級的輸出之間為導通狀態，且使差動級的輸出和第2輸出級的輸入之間為導通狀態。
文檔編號G02F1/133GK101552841SQ200910133029
公開日2009年10月7日 申請日期2009年3月31日 優先權日2008年3月31日
發明者弘 土 申請人:恩益禧電子股份有限公司