具有自適應休眠的雙模預分頻器的製作方法
2024-01-23 05:18:15
專利名稱：具有自適應休眠的雙模預分頻器的製作方法
技術領域：
本發明涉及電子技術領域，尤其涉及一種具有自適應休眠的雙模預分 頻器，可應用於射頻收發機中的鎖相頻率合成器中。
背景技術：
鎖相頻率合成器在通訊系統中起著伺步、變頻和信道切換等重要作 用，是現代通訊不可缺少的部件之一。如圖1所示，該鎖相頻率合成器由鑑頻鑑相器及電荷泵(PFD/CP)、環路濾波器(LPF)、壓控振蕩器(VCO) 和分頻器構成。其中，鑑頻鑑相器及電荷泵是個相位比較裝置，用於將輸入參考信號 和壓控振蕩器的輸出信號的相位進行比較，產生對應於兩個信號栢位差的 誤差電壓。環路濾波器的作用是濾除誤差電壓中的高頻成分和噪聲，以保 證環路所要求的性能，增加系統的穩定性。壓控振蕩器受控制電壓的控制， 使壓控振蕩器的頻率向輸入信號的頻率靠攏，直至消除頻差而鎖定。分頻 器用於將VCO輸出的高頻信號的頻率除於N，以達到在鎖定時與參考頻率相同的目的。頻率合成器的分頻器必須提供一個可以編程的分頻比M，在低頻下， 它可以用一個可編程的高速計數器來實現。但當頻率合成器的輸出頻率很 高時，高速計數器是很難實現的，而且會功耗極大。大功耗的分頻器，使 得通信系統的待機時間變短。為了解決這一問題，現在人們普通採用雙模分頻技術，如圖2所示。 它由一個雙模預分頻器和兩個計數器(計數值分別為P和S且P〈S，它們都 是可以編程的)組成。雙模預分頻器對VCO的輸出信號進行分頻，其分頻 比可以在N或者N+1之間選擇。開始時，雙模預分頻器對VCO輸出信號進 行N+1分頻，S和P計數器均對雙模預分頻器的輸出脈衝進行記數，當一個 預定的S值達到時，它將雙模預分頻器的分頻比改為N，此後，S計數器停止計數，而P計數器繼續對雙模預分頻器的輸出脈衝進行記數，當它的記 數值達到某一預定的P值後，它將它本身和S計數器復位，同時將雙模預分 頻器的分頻比重新恢復為N+1。整個過程又重新開始。由P計數器、S計數 器和雙模預分頻器組成的模塊的分頻比為M = (7V + l)S + W(P - S) = iW + S ， 通過改變S改變分頻比。當頻率經過雙模預分頻器分頻，頻率大為降低後， 後續子分頻器的設計就簡化為設計可編程的計數器，減小了整個系統的功 耗。
上述結構的分頻器中雙模預分頻器消耗的功耗佔頻率合成器總功耗 的40%以上，成為頻率合成最耗能的部分之一。雙模預分頻器的結構很多，
有2/3、 4/5、 8/9分頻等多種。圖3是為2/3雙模預分頻器邏輯結構圖，圖4 為4/5雙模預分頻器邏輯結構圖。
在圖3中，當MC的控制電平為低時，2/3雙模預分頻器處於除3模式， 此時，需要高速邏輯單元1(在圖3中標稱為DFF1)和高速邏輯單元2(在圖3 中標稱為DFF2)二個觸發器共同完成除3模式的分頻功能。當MC的控制電 平為高時，2/3雙模預分頻器處於除2模式，此時，需要DFF2—個觸發器就 可完成除2模式的分頻功能。
在圖4中，當MC的控制電平為低時，4/5雙模預分頻器處於除4模式， 此時，分頻主要是由高速邏輯單元1(在圖4中標稱為DFF1)和高速邏輯單元 2(在圖4中標稱為DFF2)二個觸發器共同完成，高速邏輯單元3(在圖4中標稱 為DFF3)僅僅為第一個與非門(401)提供了一高電平。當MC的控制電平 為高時，4/5雙模預分頻器處於除5模式，此時，需要DFF1、 DFF2和DFF3 觸發器就可完成除5模式的分頻功能。
從上面的分頻模式敘述中了解到，當2/3雙模預分頻器處於除2模式時， 第一個觸發器DFF1對分頻無貢獻；當4/5雙模預分頻器處於除4模式時，第 三個觸發器DFF3對分頻無貢獻。
事實上，不僅是2/3、 4/5雙模預分頻器存在著對分頻無貢獻的高速邏 輯單元，其它任意的N/N+l雙模預分頻器，當處於除N模式時都存在一 個對分頻無貢獻的高速邏輯單元。這一無貢獻的高速邏輯單元仍然活動 著，導致不必要的功耗浪費，是現在雙模預分頻器的一大缺點。發明內容(一) 要解決的技術問題針對以上述N/N+l雙模預分頻器的缺點，本發明的主要目的在於提供 一種具有自適應休眠的雙模預分頻器，以避免不必要的功耗浪費，達到降 低功耗的目的。(二) 技術方案為達到上述目的，本發明提供了一種具有自適應休眠的雙模預分頻 器，該雙模預分頻器由多個高速邏輯單元、 一邏輯控制電路和多個作為電 流源的MOS管構成，高速邏輯單元具有一時鐘觸發端、 一信號輸入端和 一信號輸出端，高速邏輯單元的時鐘觸發端接外來時鐘信號CLK，高速邏 輯單元的信號輸入端接邏輯控制電路的輸出端，邏輯控制電路的輸入端接 高速邏輯單元的信號輸出端和外來模式控制信號。上述方案中，所述邏輯控制電路的輸入端接收的模式控制信號決定該 雙模預分頻器的分頻值，在該雙模預分頻器的輸出端可產生一個已被分頻 的信號，根據分頻值的具體數值和模式控制信號，其中一個高速觸發器通 過作為電流源的MOS管的關斷處於休眠狀態，不消耗電能。 上述方案中，所述高速邏輯單元是鎖存器或觸發器。 上述方案中，所述觸發器是真正的單相時鐘TSPC單元電路。 上述方案中，所述鎖存器是標準單元邏輯SCL單元電路。 上述方案中，所述作為電流源的MOS管，是、N型MOS管，或是P 型MOS管。上述方案中，所述MOS管的開或斷狀態由模式控制信號決定。(三) 有益效果本發明提供的這種具有自適應休眠的雙模預分頻器，由模式控制信號 決定該雙模預分頻器的分頻值，在該雙模預分頻器的輸出端可產生一個已 被分頻的信號，根據分頻值的具體數值和模式控制信號，其中一個高速觸 發器通過作為電流源的MOS管的關斷處於休眠狀態，不消耗電能，避免 了不必要的功耗浪費，達到了降低功耗的目的。
有關本發明更加完整的說明，以及其中的另外目的和優點，請結合附 圖參考以下描述，在附圖中圖1是鎖相頻率合成器結構示意圖；圖2是整數分頻器的結構示意圖，顯示了雙模預分頻器的位置；圖3是傳統的2/3雙模預分頻器；圖4是傳統的4/5雙模預分頻器；圖5是具有自適應休眠功能的2/3雙模預分頻器；圖6是具有自適應休眠功能的4/5雙模預分頻器；圖7是具有自適應休眠的雙模預分頻器的邏輯結構圖；圖8是SCL結構觸發器的電路圖。符號說明 在圖6中 601:為與非門 602:為與非門 631:為反相器 641:為或門 611:為第一個觸發器 612:為第二個觸發器 613:為第三個觸發器621:為第一個作為電流源的NMOS管 622:為第二個作為電流源的NMOS管 623..為第三個作為電流源的NMOS管 651:為第一個觸發器時鐘輸入埠 652:為第二個觸發器時鐘輸入埠 653:為第三個觸發器時鐘輸入埠 6111:為第一個觸發器CLK管的源極 6121:為第二個觸發器CLK管的源極6131:為第三個觸發器CLK管的源極
MC:為模式控制信號
OUT:為輸出埠
1:與非門(601)的輸入端
2:與非門(601)的輸入端
3:與非門(602)的輸入端 4:與非門(602)的輸入端 5:或門(641)的輸入端 6:或門(641)的輸入端 Ql:為611的邏輯正輸出埠
Q2:為612的邏輯正輸出埠 Q3:為613的邏輯正輸出埠
為611的邏輯負輸出埠 為612的邏輯負輸出埠 為613的邏輯負輸出埠 在圖8中
S:為CLK管的源極
具體實施例方式
為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實 施例，並參照附圖，對本發明進一步詳細說明。
本發明提供的這種具有自適應休眠的雙模預分頻器，由多個高速邏輯
單元、 一邏輯控制電路和多個作為電流源的MOS管構成，高速邏輯單元
具有一時鐘觸發端、 一信號輸入端和一信號輸出端，髙速邏輯單元的時鐘
觸發端接外來時鐘信號CLK，高速邏輯單元的信號輸入端接邏輯控制電路
的輸出端，邏輯控制電路的輸入端接高速邏輯單元的信號輸出端和外來模 式控制信號。所述邏輯控制電路的輸入端接收的模式控制信號決定該雙模 預分頻器的分頻值，在該雙模預分頻器的輸出端可產生一個已被分頻的信 號，根據分頻值的具體數值和模式控制信號，其中一個高速觸發器通過作
為電流源的MOS管的關斷處於休眠狀態，不消耗電能。高頻信號進行分頻，在模式控制信 號下的作用下，可得到除N或N+1兩種分頻信號。雙模預分頻器的高速 觸發器或鎖存器具有尾電流。該雙模預分頻器在處於除N模式時，它的一 個或多個觸發器或鎖存器的尾電流可關斷，控制關斷的信號為模式控制信號，這使得預分頻器的功耗在除N模式時大為也降低。具體來說，本發明提供的這種自適應休眠的雙模預分頻器，其輸入端通常接射頻信號，比如在鎖相頻率合成器中，該雙模預分頻器的輸入端 連接到壓控振蕩器的輸出端。該雙模預分頻器在模式控制端信號的作用下，分頻比可為N/N+1，其中N為自然數。雙模預分頻器的觸發器通常由 真正的單相時鐘(TSPC)單元電路構成，雙模預分頻器的鎖存器通常由 標準單元邏輯電路(SCL)構成。當雙模預分頻器處於除N模式時，它的 一個或多個觸發器處於休眠狀態，不消耗電能。圖5是所提出的具有自適應休眠的2/3雙模預分頻器邏輯電路圖，圖 6是所提出的具有適應休眠的4/5雙模預分頻器邏輯電路圖。在圖5中， 當MC的控制電平為高時，反相器1的輸出電平為低，高速邏輯單元l(在 圖5中標稱為DFF1)的尾電流被關閉，它不再消耗電能；雙模預分頻器除 2功能由高速邏輯單元21(在圖5中標稱為DFF2)獨自完成；當MC的控制 電平為高時，反相器l的輸出電平為高，DFF1的尾電流打開，此時雙模 預分頻器的除3功能和如圖3所示傳統的一樣，由DFF1和DFF2共同完 成。在圖6中，當MC的控制電平為低時，高速邏輯單元3(在圖6中標稱 為DFF3)的尾電流被關閉，它不再消耗電能；雙模預分頻器除4功能由高 速邏輯單元l(在圖6中標稱為DFF1)和高速邏輯單元2(在圖6中標稱為 DFF2)獨自完成，與非門(601)輸入所需要的高電平由模式控制信號經過 一個反相器(603)和或門(604)之後得到；當MC的控制電平為高時， DFF3的尾電流打開，此時雙模預分頻器的除5功能和如圖4所示傳統的 一樣，由DFF1、 DFF2和DFF3共同完成。圖5、圖6都是具體的某一自適應休眠雙模預分頻器的邏輯電路圖。 此外，還存在著3/4、 8/9等等多種雙模預分頻器結構。為了不失一般性， 現將這些具有自適應休眠功能的雙模預分頻器的邏輯結構歸結於圖7。雙 模分頻器由N個高速觸發器(也可以是鎖存器)、N個NMOS管和一邏輯控制電路組成，其中N為大於等於2的整數。圖7中，M、 S為大於等於 0的整數，其具體數值無法確實，因為要根據具體的雙模預分頻器的分頻 比來確定，比如在2/3分頻中，M、 S均為0，在4/5分頻中，M=l， S =0，在8/9分頻中，M=2， S二l，在16/17分頻中，M=3， S=2。
高速觸發器的時鐘觸發端接外來時鐘信號CLK，高速觸發器的信號輸 入端接邏輯控制電路的輸出端，高速觸發器的信號輸出端接邏輯控制電路 的輸入端。邏輯控制電路的輸入端接外來模式控制信號。模式接入端在圖 7中已經標出，在模式控制信號的旁邊有一箭頭，表示這一輸入埠。該 雙模預分頻器的最後輸出埠為第N—M高速觸發器的輸出埠 。當CLK 信號的上升延(或下降延)來臨時，除第N—S高速觸發器以外，其他高 速觸發器的輸出狀態發生改變，變成與其輸入狀態一致。模式控制信號決 定著第N—S高速觸發器處於工作還是休眠狀態。當第N—S高速觸發器 處於工作時，與其它觸發器一樣，當CLK信號的上升延(或下降延)來 臨時，變成與其輸入狀態一致；當第N—S高速觸發器處於休眠狀態時， 它的狀態不變，對整個雙模預分頻器的分頻沒有貢獻。
組成雙模預分頻器的觸發器都必須工作在高速狀態，是耗能元件。上 述發明的有益效果就是當雙模預分頻器處於除N模式時，其中一個觸發器 處於休眠狀態，不消耗電能，從而節省了功耗。
為不失一般性，下面以如圖6所示的4/5雙模預分頻器為例，進行詳 細說明。它包括三個高速邏輯單元，分別為DFF1 (611)、 DFF2 (612) 和DFF3 (613)，三個NMOS管作為尾電流源，二個與非門， 一個反相器 和一個或門。
第一個NMOS (621)管的漏極連接到第一個觸發器DFF1 (611)尾 部分，以DFF1作為電流的開關。在這，NMOS (621)管的柵極連接到了 電源電壓。因此，它是常開的。
第二個NMOS (622)管的漏極連接到第二個觸發器DFF2 (612)尾 部分，以DFF2作為電流的開關。在這，NMOS (622)管的柵極連接到了 電源電壓。因此，它是常開的。
第三個NMOS (623)管的漏極連接到第三個觸發器DFF3 (613)尾 部分，以DFF3作為電流的開關。在這，NMOS (623)管的柵極連接到模式控制信號。因此，它的開關由模式控制信號的狀態決定。外面輸入射頻信號CLK連接到了三個觸發器的輸入端651、 652和653。DFF1 (611)的正輸出埠 Ql連接到DFF2 (612)的輸入埠 D2。 DFF2 (612)的正輸出埠 Q2連接到與非門(602)的輸入埠 4。 DFF2 (612)的負輸出埠^連接到與非門(601)的輸入埠 1。 DFF3 (613)的正輸出埠 Q3連接到或門(641)的輸入埠 5。 模式控制信號MC連接到與非門(602)的輸入端2和反相器的輸入丄山順。反相器的輸出端連接到或門(641)的輸入端6。 或門(641)的輸出端連接到與非門(602)的輸入端3。 三個觸發器是SCL結構，也可以是其它結構，比如TSPC結構。圖 8是SCL結構觸發器的電路圖。下面簡述這一雙模預分頻器的原理，當MC = 1時，也就是為高電平 時，NMOS管(623)打開，DFF3 (613)處於正常工作狀態，整個雙模 預分頻器與如圖4所示傳統的無異，此時，為5分頻。當MC = 0時，也 就是為低電平時，NMOS管(623)關閉，DFF3 (613)處於休眠狀態， 雙模預分頻器的分頻功能由DFF1、 DFF2完成。與非門(602)的輸入端 3所需要的高電平由模式控制信號經過反相器(631)和或門(641)後得 到。此時，為4分頻。綜上所述，本發明提出了一種具有自適應休眠功能的N/N+l雙模預分 頻器，它根據分頻值的具體數值和模式控制信號，其中一個高速邏輯單元 處於休眠狀態，不消耗電能。顯然，這一技術降低了雙模預分頻器處於除 N模式時的功耗，具有較為明顯的實用價值和經濟價值。以上所述的具體實施例，對本發明的目的、技術方案和有益效果進行 了進一步詳細說明，所應理解的是，以上所述僅為本發明的具體實施例而 已，並不用於限制本發明，凡在本發明的精神和原則之內，所做的任何修 改、等同替換、改進等，均應包含在本發明的保護範圍之內。10
權利要求
1、一種具有自適應休眠的雙模預分頻器，其特徵在於，該雙模預分頻器由多個高速邏輯單元、一邏輯控制電路和多個作為電流源的MOS管構成，高速邏輯單元具有一時鐘觸發端、一信號輸入端和一信號輸出端，高速邏輯單元的時鐘觸發端接外來時鐘信號CLK，高速邏輯單元的信號輸入端接邏輯控制電路的輸出端，邏輯控制電路的輸入端接高速邏輯單元的信號輸出端和外來模式控制信號。
2、 根據權利要求1所述的具有自適應休眠的雙模預分頻器，其特徵 在於，所述邏輯控制電路的輸入端接收的模式控制信號決定該雙模預分頻 器的分頻值，在該雙模預分頻器的輸出端可產生一個已被分頻的信號，根 據分頻值的具體數值和模式控制信號，其中一個高速觸發器通過作為電流 源的MOS管的關斷處於休眠狀態，不消耗電能。
3、 根據權利要求1所述的具有自適應休眠的雙模預分頻器，其特徵 在於，所述高速邏輯單元是鎖存器或觸發器。
4、 根據權利要求3所述的具有自適應休眠的雙模預分頻器，其特徵 在於，所述觸發器是真正的單相時鐘TSPC單元電路。
5、 根據權利要求3所述的具有自適應休眠的雙模預分頻器，其特徵 在於，所述鎖存器是標準單元邏輯SCL單元電路。
6、 根據權利要求1所述的具有自適應休眠的雙模預分頻器，其特徵 在於，所述作為電流源的MOS管，是N型MOS管，或是P型MOS管。
7、 根據權利要求1或6所述的具有自適應休眠的雙模預分頻器，其 特徵在於，所述MOS管的開或斷狀態由模式控制信號決定。
全文摘要
本發明公開了一種具有自適應休眠的雙模預分頻器，該雙模預分頻器由多個高速邏輯單元、一邏輯控制電路和多個作為電流源的MOS管構成，高速邏輯單元具有一時鐘觸發端、一信號輸入端和一信號輸出端，高速邏輯單元的時鐘觸發端接外來時鐘信號CLK，高速邏輯單元的信號輸入端接邏輯控制電路的輸出端，邏輯控制電路的輸入端接高速邏輯單元的信號輸出端和外來模式控制信號。本發明提供的這種具有自適應休眠的雙模預分頻器，根據分頻值的具體數值和模式控制信號，其中一個高速觸發器通過作為電流源的MOS管的關斷處於休眠狀態，不消耗電能，避免了不必要的功耗浪費，達到了降低功耗的目的。
文檔編號H03K23/66GK101630957SQ20081011673
公開日2010年1月20日 申請日期2008年7月16日 優先權日2008年7月16日
發明者曾隆月, 郭桂良, 閻躍鵬 申請人:中國科學院微電子研究所