移位寄存器、其驅動方法、柵極集成驅動電路及顯示裝置與流程
2023-11-11 14:00:37
本發明涉及顯示技術領域，尤指一種移位寄存器、其驅動方法、柵極集成驅動電路及顯示裝置。
背景技術：
GOA(Gate on Array)是一種將柵極集成驅動電路集成於薄膜電晶體基板上的技術，通過柵極集成驅動電路向像素區域的各薄膜電晶體的柵極提供柵極掃描信號，逐行開啟各薄膜電晶體，實現像素單元的數據信號輸入。
在現有技術中，移位寄存器作為柵極集成驅動電路的組成部分，基本結構如圖1a所示，包括15個薄膜電晶體，分別為第一薄膜電晶體M1、第二薄膜電晶體M2、第三薄膜電晶體M3、第四薄膜電晶體M4、第五薄膜電晶體M5、第六薄膜電晶體M6、第七薄膜電晶體M7、第八薄膜電晶體M8、第九薄膜電晶體M9、第十薄膜電晶體M10、第十一薄膜電晶體M11、第十二薄膜電晶體M12、第十三薄膜電晶體M13、第十四薄膜電晶體M14、第十五薄膜電晶體M15，一個存儲電容C，一個時鐘信號端CLK，兩個控制信號端VDD1和VDD2，一個信號輸入端INPUT，一個復位信號端RESET，一個參考信號端VSS、以及一個信號輸出端G[N]。
此外，由級聯的上述移位寄存器組成的柵極集成驅動電路的結構如圖1b所示，第N級移位寄存器的信號輸出端在輸出柵極掃描信號的同時，向第N+2級移位寄存器的復位信號端提供復位信號，同時向第N-1級移位寄存器的信號輸入端提供有效脈衝信號。
通常，對於顯示面板的一行像素，一幀內的大部分時間為像素電壓的保持狀態，即移位寄存器的信號輸出端G[N]輸出的電位保持低電平；同時，對於柵極集成驅動電路，如果其中一個移位寄存器的信號輸出端輸出的信號異常，則會導致與其連接的上下級移位寄存器的信號輸出端均會出現輸出異常；因此，提高移位寄存器去除噪音的能力顯得尤其重要。
基於此，如何提高移位寄存器去除噪音的能力，是本領域技術人員亟待解決的技術問題。
技術實現要素：
本發明實施例提供的一種移位寄存器、其驅動方法、柵極集成驅動電路及顯示裝置，用以解決如何提高移位寄存器去除噪音的能力，提高移位寄存器輸出的柵極掃描信號的穩定性。
本發明實施例提供了一種移位寄存器，包括：連接於信號輸入端與第一節點之間的輸入模塊，用於在所述信號輸入端輸入的有效脈衝信號的控制下，將有效脈衝信號提供至所述第一節點；連接於所述第一節點、時鐘信號端、以及信號輸出端之間的輸出控制模塊，用於在所述第一節點的控制下，將所述時鐘信號端的時鐘信號提供至所述信號輸出端；連接於復位信號端、參考信號端、以及所述第一節點之間的復位模塊，用於在所述復位信號端的復位信號的控制下，將所述參考信號端的參考信號提供至所述第一節點；還包括：
連接於所述信號輸入端、所述參考信號端、以及所述信號輸出端之間的降噪模塊，用於在所述信號輸入端輸入的有效脈衝信號的控制下，將所述參考信號端的參考信號提供至所述信號輸出端。
在一種可能的實施方式中，在本發明實施例提供的上述移位寄存器中，所述降噪模塊，包括：第一薄膜電晶體；其中，
所述第一薄膜電晶體的柵極與所述信號輸入端相連，源極與所述參考信號端相連，漏極與所述信號輸出端相連。
在一種可能的實施方式中，在本發明實施例提供的上述移位寄存器中，所述輸入模塊，包括：第二薄膜電晶體；其中，
所述第二薄膜電晶體的柵極和源極均與所述信號輸入端相連，漏極與所述第一節點相連。
在一種可能的實施方式中，在本發明實施例提供的上述移位寄存器中，所述輸出控制模塊，包括：第三薄膜電晶體、以及電容；其中，
所述第三薄膜電晶體的柵極與所述第一節點相連，源極與所述時鐘信號端相連，漏極與所述信號輸出端相連；
電容連接於所述第一節點與所述信號輸出端之間。
在一種可能的實施方式中，在本發明實施例提供的上述移位寄存器中，所述復位模塊，包括：第四薄膜電晶體；其中，
所述第四薄膜電晶體的柵極與所述復位信號端相連，源極與所述參考信號端相連，漏極與所述第一節點相連。
在一種可能的實施方式中，在本發明實施例提供的上述移位寄存器中，還包括：
連接於第一控制信號端、所述第一節點、所述參考信號端、以及所述信號輸出端之間的第一下拉控制模塊，用於在所述第一節點的控制下，將所述參考信號端的參考信號提供至第二節點，在所述第二節點為所述第一控制信號端輸入的第一控制信號時，將所述參考信號端的參考信號分別提供至所述第一節點和所述信號輸出端；
連接於第二控制信號端、所述第一節點、所述參考信號端、以及所述信號輸出端之間的第二下拉控制模塊，用於在所述第一節點的控制下，將所述參考信號端的參考信號提供至第四節點，在所述第四節點為所述第二控制信號端輸入的第二控制信號時，將所述參考信號端的參考信號分別提供至所述第一節點和所述信號輸出端；
所述第一控制信號端與所述第二控制信號端交替輸入控制信號。
在一種可能的實施方式中，在本發明實施例提供的上述移位寄存器中，所述第一下拉控制模塊，包括：第五薄膜電晶體、第六薄膜電晶體、第七薄膜電晶體、第八薄膜電晶體、第九薄膜電晶體、以及第十薄膜電晶體；其中，
所述第五薄膜電晶體的柵極和源極均與所述第一控制信號端相連，漏極與第三節點相連；
所述第六薄膜電晶體的柵極與所述第三節點相連，源極與所述第一控制信號端相連，漏極與所述第二節點相連；
所述第七薄膜電晶體的柵極與所述第一節點相連，源極與所述參考信號端相連，漏極與所述第三節點相連；
所述第八薄膜電晶體的柵極與所述第一節點相連，源極與所述參考信號端相連，漏極與所述第二節點相連；
所述第九薄膜電晶體的柵極與所述第二節點相連，源極與所述參考信號端相連，漏極與所述第一節點相連；
所述第十薄膜電晶體的柵極與所述第二節點相連，源極與所述參考信號端相連，漏極與所述信號輸出端相連；
所述第二下拉控制模塊，包括：第十一薄膜電晶體、第十二薄膜電晶體、第十三薄膜電晶體、第十四薄膜電晶體、第十五薄膜電晶體、以及第十六薄膜電晶體；其中，
所述第十一薄膜電晶體的柵極與源極均與所述第二控制信號端相連，漏極與第五節點相連；
所述第十二薄膜電晶體的柵極與所述第五節點相連，源極與所述第二控制信號端相連，漏極與所述第四節點相連；
所述第十三薄膜電晶體的柵極與所述第一節點相連，源極與所述參考信號端相連，漏極與所述第五節點相連；
所述第十四薄膜電晶體的柵極與所述第一節點相連，源極與所述參考信號端相連，漏極與所述第四節點相連；
所述第十五薄膜電晶體的柵極與所述第四節點相連，源極與所述參考信號端相連，漏極與所述第一節點相連；
所述第十六薄膜電晶體的柵極與所述第四節點相連，源極與所述參考信號端相連，漏極與所述信號輸出端相連。
本發明實施例還提供了一種柵極集成驅動電路，包括級聯的多個本發明實施例提供的上述移位寄存器；其中，
第N級移位寄存器的信號輸出端向第N+1級移位寄存器的復位信號端輸入復位信號，或向第N+2級移位寄存器的復位信號端輸入復位信號，並向第N-1級移位寄存器的信號輸入端輸入有效脈衝信號，且N為大於1的整數。
本發明實施例還提供了一種顯示裝置，包括本發明實施例提供的上述柵極集成驅動電路。
本發明實施例還提供了一種本發明實施例提供的上述移位寄存器的驅動方法，包括：
在第一時間段，輸入模塊在信號輸入端輸入的有效脈衝信號的控制下，將所述信號輸入端的有效脈衝信號提供至第一節點；降噪模塊在所述信號輸入端輸入的有效脈衝信號的控制下，將參考信號端的參考信號提供至信號輸出端；
在第二時間段，輸出控制模塊在所述第一節點的控制下，將時鐘信號端的時鐘信號提供至所述信號輸出端；
在第四時間段，復位模塊在復位信號端的復位信號的控制下，將所述參考信號端的參考信號提供至所述第一節點。
本發明有益效果如下：
本發明實施例提供的一種移位寄存器、其驅動方法、柵極集成驅動電路及顯示裝置，該移位寄存器包括輸入模塊，用於在信號輸入端輸入的有效脈衝信號的控制下，將有效脈衝信號提供至第一節點；輸出控制模塊，用於在第一節點的控制下，將時鐘信號端的時鐘信號提供至信號輸出端；復位模塊，用於在復位信號端的復位信號的控制下，將參考信號端的參考信號提供至第一節點；還包括連接於信號輸入端、參考信號端、以及信號輸出端之間的降噪模塊，用於在信號輸入端輸入的有效脈衝信號的控制下，將參考信號端的參考信號提供至信號輸出端；因此，通過在現有的移位寄存器中增設降噪模塊，在信號輸入端輸入的有效脈衝信號的控制下，利用參考信號端的參考信號，降低對信號輸出端的噪聲幹擾；同時，在由級聯的多個本發明實施例提供的上述移位寄存器組成的柵極集成驅動電路中，利用各級移位寄存器中的降噪模塊與各級移位寄存器的信號輸出端之間的連接關係，當一個移位寄存器的信號輸出端輸出異常時，可以將噪聲耦合至與該級移位寄存器相鄰的移位寄存器中的降噪模塊，通過該降噪模塊將噪聲耦合釋放到參考信號端，消除噪聲，使各級移位寄存器的信號輸出端的噪聲相互抵消，在提高移位寄存器去除噪音的能力的同時，提高柵極集成驅動電路輸出的柵極掃描信號的穩定性。
附圖說明
圖1a為現有技術中移位寄存器的結構示意圖；
圖1b為現有技術中柵極集成驅動電路的結構示意圖；
圖2a至2d為本發明實施例提供的一種移位寄存器的結構示意圖；
圖3為本發明實施例提供的一種移位寄存器的輸入輸出時序圖；
圖4a和4b為本發明實施例提供的一種移位寄存器與現有技術中移位寄存器的信號輸出端輸出信號的模擬結果的示意圖；
圖5為本發明實施例提供的一種柵極集成驅動電路的結構示意圖；
圖6為本發明實施例提供的各級移位寄存器的信號輸出端與降噪模塊等效電容的連接關係示意圖。
具體實施方式
下面結合附圖，對本發明實施例提供的一種移位寄存器、其驅動方法、柵極集成驅動電路及顯示裝置的具體實施方式進行詳細地說明。
本發明實施例提供了一種移位寄存器，如圖2a所示，可以包括：連接於信號輸入端INPUT與第一節點P1之間的輸入模塊10，用於在信號輸入端INPUT輸入的有效脈衝信號的控制下，將有效脈衝信號提供至第一節點P1；連接於第一節點P1、時鐘信號端CLK、以及信號輸出端G[N]之間的輸出控制模塊20，用於在第一節點P1的控制下，將時鐘信號端CLK的時鐘信號提供至信號輸出端G[N]；連接於復位信號端RESET、參考信號端VSS、以及第一節點P1之間的復位模塊30，用於在復位信號端RESET的復位信號的控制下，將參考信號端VSS的參考信號提供至第一節點P1；還可以包括：
連接於信號輸入端INPUT、參考信號端VSS、以及信號輸出端G[N]之間的降噪模塊40，用於在信號輸入端INPUT輸入的有效脈衝信號的控制下，將參考信號端VSS的參考信號提供至信號輸出端G[N]。
本發明實施例提供的上述移位寄存器，通過在現有的移位寄存器中的信號輸入端INPUT、參考信號端VSS、以及信號輸出端G[N]之間增設降噪模塊40，在信號輸入端INPUT輸入的有效脈衝信號的控制下，利用參考信號端VSS的參考信號，降低對信號輸出端G[N]的噪聲幹擾，提高移位寄存器去除噪音的能力，進而提高移位寄存器輸出的柵極掃描信號的穩定性。
具體地，有效脈衝信號和時鐘信號為高電平信號，第一節點P1的電位為高電平，參考信號為低電平信號；或，有效脈衝信號和時鐘信號為低電平信號，第一節點P1的電位為低電平，參考信號為高電平信號。
在具體實施時，為了能夠消除信號輸出端G[N]的噪音幹擾，在本發明實施例提供的上述移位寄存器中，如圖2b所示，降噪模塊40，可以具體包括：第一薄膜電晶體M1；其中，
第一薄膜電晶體M1的柵極與信號輸入端INPUT相連，源極與參考信號端VSS相連，漏極與信號輸出端G[N]相連。
具體地，第一薄膜電晶體M1在信號輸入端INPUT輸入的有效脈衝信號的控制下，將參考信號端VSS的參考信號輸出至信號輸出端G[N]。
進一步地，為了較大地提高降噪模塊40的降噪能力，在本發明實施例提供的上述移位寄存器中，需要根據像素區域內的負載確定降噪模塊40中第一薄膜電晶體M1的電阻大小，即根據像素區域內柵線與信號線之間的寄生電容，以及柵線的電阻，調整第一薄膜電晶體M1的電阻大小，使得降噪模塊40去除噪音的能力達到最大，保證移位寄存器輸出的柵極掃描信號的穩定性。
具體地，第一薄膜電晶體M1可以為P型薄膜電晶體，也可以為N型薄膜電晶體，如圖2b所示，在此不做限定。當第一薄膜電晶體M1為P型薄膜電晶體時，信號輸入端INPUT輸入的有效脈衝信號需要為低電平信號；當第一薄膜電晶體M1為N型薄膜電晶體時，信號輸入端INPUT輸入的有效脈衝信號需要為高電平信號。
以上僅是舉例說明降噪模塊40的具體結構，在具體實施時，降噪模塊40的具體結構不限於本發明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不作贅述。
在具體實施時，為了實現將信號輸入端INPUT的有效脈衝信號提供給第一節點P1，在本發明實施例提供的上述移位寄存器中，如圖2b所示，輸入模塊10，可以具體包括：第二薄膜電晶體M2；其中，
第二薄膜電晶體M2的柵極和源極均與信號輸入端INPUT相連，漏極與第一節點P1相連。
具體地，第二薄膜電晶體M2在信號輸入端INPUT輸入的有效脈衝信號的控制下，將有效脈衝信號輸出至第一節點P1。
具體地，第二薄膜電晶體M2可以為P型薄膜電晶體，也可以為N型薄膜電晶體，如圖2b所示，在此不做限定。當第二薄膜電晶體M2為P型薄膜電晶體時，信號輸入端INPUT輸入的有效脈衝信號需要為低電平信號；當第二薄膜電晶體M2為N型薄膜電晶體時，信號輸入端INPUT輸入的有效脈衝信號需要為高電平信號。
以上僅是舉例說明輸入模塊10的具體結構，在具體實施時，輸入模塊10的具體結構不限於本發明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不作贅述。
在具體實施時，為了實現信號輸出端G[N]輸出柵極掃描信號，在本發明實施例提供的上述移位寄存器中，如圖2b所示，輸出控制模塊20，可以具體包括：第三薄膜電晶體M3、以及電容C；其中，
第三薄膜電晶體M3的柵極與第一節點P1相連，源極與時鐘信號端CLK相連，漏極與信號輸出端G[N]相連；
電容C連接於第一節點P1與信號輸出端G[N]之間。
具體地，第三薄膜電晶體M3在第一節點P1的控制下，將時鐘信號端CLK的時鐘信號輸出至信號輸出端G[N]，使信號輸出端G[N]輸出柵極掃描信號，通過與該移位寄存器對應的第N行柵線，使液晶面板的顯示區域內位於第N行柵線上的所有薄膜電晶體開啟，數據線開始寫入信號。
具體地，第三薄膜電晶體M3可以為P型薄膜電晶體，也可以為N型薄膜電晶體，如圖2b所示，在此不做限定。當第三薄膜電晶體M3為P型薄膜電晶體時，第一節點P1的電位需要為低電平；當第三薄膜電晶體M3為N型薄膜電晶體時，第一節點P1的電位需要為高電平。
以上僅是舉例說明輸出控制模塊20的具體結構，在具體實施時，輸出控制模塊20的具體結構不限於本發明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不作贅述。
在具體實施時，為了實現對第一節點P1的電位進行復位，在本發明實施例提供的上述移位寄存器中，如圖2b所示，復位模塊30，可以具體包括：第四薄膜電晶體M4；其中，
第四薄膜電晶體M4的柵極與復位信號端RESET相連，源極與參考信號端VSS相連，漏極與第一節點P1相連。
具體地，第四薄膜電晶體M4在復位信號端RESET的復位信號的控制下，將參考信號端VSS的參考信號輸出至第一節點P1，實現對第一節點P1的電位的復位。
具體地，第四薄膜電晶體M4可以為P型薄膜電晶體，也可以為N型薄膜電晶體，如圖2b所示，在此不做限定。當第四薄膜電晶體M4為P型薄膜電晶體時，復位信號端RESET的復位信號需要為低電平信號；當第四薄膜電晶體M4為N型薄膜電晶體時，復位信號端RESET的復位信號需要為高電平信號。
以上僅是舉例說明復位模塊30的具體結構，在具體實施時，復位模塊30的具體結構不限於本發明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不作贅述。
在具體實施時，為了消除信號輸出端G[N]的噪聲，在本發明實施例提供的上述移位寄存器中，如圖2c所示，還可以包括：
連接於第一控制信號端VDD1、第一節點P1、參考信號端VSS、以及信號輸出端G[N]之間的第一下拉控制模塊50，用於在第一節點P1的控制下，將參考信號端VSS的參考信號提供至第二節點P2(圖2c中未示出)，在第二節點P2為第一控制信號端VDD1輸入的第一控制信號時，將參考信號端VSS的參考信號分別提供至第一節點P1和信號輸出端G[N]；
連接於第二控制信號端VDD2、第一節點P1、參考信號端VSS、以及信號輸出端G[N]之間的第二下拉控制模塊60，用於在第一節點P1的控制下，將參考信號端VSS的參考信號提供至第四節點P4(圖2c中未示出)，在第四節點P4為第二控制信號端VDD2輸入的第二控制信號時，將參考信號端VSS的參考信號分別提供至第一節點P1和信號輸出端G[N]；
第一控制信號端VDD1與第二控制信號端VDD2交替輸入控制信號。
具體地，在本發明實施例提供的上述移位寄存器中，如圖2d所示，第一下拉控制模塊50，可以具體包括：第五薄膜電晶體M5、第六薄膜電晶體M6、第七薄膜電晶體M7、第八薄膜電晶體M8、第九薄膜電晶體M9、以及第十薄膜電晶體M10；其中，
第五薄膜電晶體M5的柵極和源極均與第一控制信號端VDD1相連，漏極與第三節點P3相連；
第六薄膜電晶體M6的柵極與第三節點P3相連，源極與第一控制信號端VDD1相連，漏極與第二節點P2相連；
第七薄膜電晶體M7的柵極與第一節點P1相連，源極與參考信號端VSS相連，漏極與第三節點P3相連；
第八薄膜電晶體M8的柵極與第一節點P1相連，源極與參考信號端VSS相連，漏極與第二節點P2相連；
第九薄膜電晶體M9的柵極與第二節點P2相連，源極與參考信號端VSS相連，漏極與第一節點P1相連；
第十薄膜電晶體M10的柵極與第二節點P2相連，源極與參考信號端VSS相連，漏極與信號輸出端G[N]相連；
第二下拉控制模塊60，可以具體包括：第十一薄膜電晶體M11、第十二薄膜電晶體M12、第十三薄膜電晶體M13、第十四薄膜電晶體M14、第十五薄膜電晶體M15、以及第十六薄膜電晶體M16；其中，
第十一薄膜電晶體M11的柵極與源極均與第二控制信號端VDD2相連，漏極與第五節點P5相連；
第十二薄膜電晶體M12的柵極與第五節點P5相連，源極與第二控制信號端VDD2相連，漏極與第四節點P4相連；
第十三薄膜電晶體M13的柵極與第一節點P1相連，源極與參考信號端VSS相連，漏極與第五節點P5相連；
第十四薄膜電晶體M14的柵極與第一節點P1相連，源極與參考信號端VSS相連，漏極與第四節點P4相連；
第十五薄膜電晶體M15的柵極與第四節點P4相連，源極與參考信號端VSS相連，漏極與第一節點P1相連；
第十六薄膜電晶體M16的柵極與第四節點P4相連，源極與參考信號端VSS相連，漏極與信號輸出端G[N]相連。
具體地，第五薄膜電晶體M5在第一控制信號端VDD1輸入的第一控制信號的控制下，將第一控制信號輸出至第三節點P3；第六薄膜電晶體M6在第三節點P3的控制下，將第一控制信號端VDD1的第一控制信號輸出至第二節點P2；第七薄膜電晶體M7在第一節點P1的控制下，將參考信號端VSS的參考信號輸出至第三節點P3；第八薄膜電晶體M8在第一節點P1的控制下，將參考信號端VSS的參考信號輸出至第二節點P2；第九薄膜電晶體M9在第二節點P2為第一控制信號端VDD1輸入的第一控制信號時，將參考信號端VSS的參考信號輸出至第一節點P1；第十薄膜電晶體M10在第二節點P2為第一控制信號端VDD1輸入的第一控制信號時，將參考信號端VSS的參考信號輸出至信號輸出端G[N]；第十一薄膜電晶體M11在第二控制信號端VDD2輸入的第二控制信號的控制下，將第二控制信號輸出至第五節點P5；第十二薄膜電晶體M12在第五節點P5的控制下，將第二控制信號端VDD2的第二控制信號輸出至第四節點P4；第十三薄膜電晶體M13在第一節點P1的控制下，將參考信號端VSS的參考信號輸出至第五節點P5；第十四薄膜電晶體M14在第一節點P1的控制下，將參考信號端VSS的參考信號輸出至第四節點P4；第十五薄膜電晶體M15在第四節點P4為第二控制信號端VDD2輸入的第二控制信號時，將參考信號端VSS的參考信號輸出至第一節點P1；第十六薄膜電晶體M16在第四節點P4為第二控制信號端VDD2輸入的第二控制信號時，將參考信號端VSS的參考信號輸出至信號輸出端G[N]。
具體地，第五薄膜電晶體M5、第六薄膜電晶體M6、第七薄膜電晶體M7、第八薄膜電晶體M8、第九薄膜電晶體M9、、第十薄膜電晶體M10、第十一薄膜電晶體M11、第十二薄膜電晶體M12、第十三薄膜電晶體M13、第十四薄膜電晶體M14、第十五薄膜電晶體M15、以及第十六薄膜電晶體M16均可以為P型薄膜電晶體，也均可以為N型薄膜電晶體，如圖2d所示，在此不做限定。
具體地，在本發明實施例提供的上述移位寄存器中，第一控制信號端VDD1和第二控制信號端VDD2交替輸入控制信號，控制第一下拉控制模塊50和第二下拉控制模塊60交替工作。當然，第一控制信號端VDD1和第二控制信號端VDD2交替輸入的控制信號的時長可以是幀掃描(Frame)的時長的整數倍，還可以和時鐘信號端CLK輸入的時鐘信號的周期相同或者是其整數倍，在此不做限定。
此外，第一下拉控制模塊50與第二下拉控制模塊60均用於消除第一節點P1和信號輸出端G[N]的噪音幹擾，兩個下拉控制模塊交替工作，總是能夠保證其中一個下拉控制模塊處於工作狀態，維持第一節點P1和信號輸出端G[N]的電位的穩定；同時，兩個下拉控制模塊交替工作，有利於提高移位寄存器的工作壽命，進而提高移位寄存器的穩定性。
以上僅是舉例說明第一下拉控制模塊50和第二下拉控制模塊60的具體結構，在具體實施時，第一下拉控制模塊50和第二下拉控制模塊60的具體結構不限於本發明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不作贅述。
下面結合圖2d所示的移位寄存器和圖3所示的輸入輸出時序圖，對本發明實施例提供的上述移位寄存器的工作過程作以描述。
如圖3所示，為本實施例中移位寄存器的輸入輸出時序圖，選取T1-T4四個階段；在下面的描述中，以1表示高電平，0表示低電平信號。
在T1階段，INPUT＝1，CLK＝0，VDD1＝1，VDD2＝0，RESET＝0。因INPUT＝1，第二薄膜電晶體M2打開，將信號輸入端INPUT輸入的有效脈衝信號輸出至第一節點P1，為第一節點P1充電，將第一節點P1的電位拉高至高電平；同時，第一薄膜電晶體M1打開，將參考信號端VSS的參考信號輸出至信號輸出端G[N]，使信號輸出端G[N]輸出低電平，實現在該時間段對信號輸出端G[N]的降噪處理；此外，在第一節點P1的電位為高電平時，第七薄膜電晶體M7、第八薄膜電晶體M8、第十三薄膜電晶體M13、以及第十四薄膜電晶體M14打開，分別將參考信號端VSS的參考信號輸出至第二節點P2、第三節點P3、第四節點P4、以及第五節點P5，使這四個節點的電位均保持低電平。
在T2階段，INPUT＝0，CLK＝1，VDD1＝1，VDD2＝0，RESET＝0。因CLK＝1，第一節點P1的電位為高電平，第三薄膜電晶體M3打開，將時鐘信號端CLK的時鐘信號輸出至信號輸出端G[N]，使信號輸出端G[N]輸出高電平信號，並通過與該移位寄存器對應的第N行柵線，開啟液晶面板的顯示區域內位於第N行柵線上的所有薄膜電晶體，數據線開始寫入信號；同時，因電容C的自舉作用，將第一節點P1的電位進一步拉高；因此T2階段為該移位寄存器的打開階段。
在T3階段，INPUT＝0，CLK＝0，VDD1＝1，VDD2＝0，RESET＝0。因CLK＝0，且第一節點P1的電位為高電平，第三薄膜電晶體M3保持開啟，將時鐘信號端CLK的時鐘信號輸出至信號輸出端G[N]，使信號輸出端G[N]輸出低電平信號；同時，由於電容C的自舉作用，將第一節點P1的電位拉低至正常高電平。
在T4階段，INPUT＝0，CLK＝0，VDD1＝1，VDD2＝0，RESET＝1。因RESET＝1，第四薄膜電晶體M4打開，將參考信號端VSS的參考信號輸出至第一節點P1，將第一節點P1的電位拉低至低電平；同時，因VDD1＝1，第五薄膜電晶體M5打開，將第一控制信號端VDD1的第一控制信號輸出至第三節點P3；因第三節點P3的電位為高電平，將第六薄膜電晶體M6打開，將第一控制信號端VDD1的第一控制信號輸出至第二節點P2；此時，在第二節點P2為第一控制信號端VDD1的第一控制信號時，第九薄膜電晶體M9和第十薄膜電晶體M10打開，將參考信號端VSS的參考信號分別輸出至第一節點P1和信號輸出端G[N]，實現對第一節點P1和信號輸出端G[N]的降噪處理；另外，因VDD2＝0，第十一薄膜電晶體M11和第十二薄膜電晶體M12處於截止狀態，使得第四節點P4和第五節點P5的電位均為低電平，進而使得第十五薄膜電晶體M15和第十六薄膜電晶體M16處於截止狀態。
此後，直至下一次的T1階段的出現，即INPUT＝1，CLK＝0，VDD1＝1，VDD2＝0，RESET＝0，利用第一薄膜電晶體M1將參考信號端VSS的參考信號輸出至信號輸出端G[N]，實現對信號輸出端G[N]的降噪處理，提高信號輸出端G[N]輸出的柵極掃描信號的穩定性。
以上舉例說明只是以圖2d所示的移位寄存器來進行說明的，本發明實施例提供的移位寄存器可以通過在任何現有技術的移位寄存器中增加降噪模塊40實現，在此不做限定。
具體地，為了證明本發明實施例提供的上述移位寄存器的信號輸出端G[N]輸出的柵極掃描信號的穩定性，將本發明實施例提供的上述移位寄存器與現有技術中的移位寄存器的信號輸出端進行輸出信號模擬，結果如圖4a和4b所示；其中，圖4a為在室溫下的模擬結果，插圖表示時間在75微秒至105微秒之間的模擬結果的放大圖，圖4b為正常工作10000小時後室溫下的模擬結果，插圖表示時間在60微秒至85微秒之間的模擬結果的放大圖，且圖4a和4b中的橫坐標time(s)均表示移位寄存器的信號輸出端輸出信號的時間，縱坐標voltage(V)均表示移位寄存器的信號輸出端輸出的信號大小；通過對比模擬結果，在像素電壓的保持階段，本發明實施例提供的上述移位寄存器的信號輸出端輸出的信號噪聲，要明顯低於現有技術中的移位寄存器的信號輸出端輸出的信號噪聲，且在正常工作10000小時後，本發明實施例提供的上述移位寄存器的信號輸出端輸出的信號噪聲仍然較小，且信號相對穩定；因此，降噪模塊40的設置，有效地降低了移位寄存器在像素電壓的保持階段的噪聲，同時提高了移位寄存器的信號輸出端G[N]輸出的柵極掃描信號的穩定性。
基於同一發明構思，本發明實施例還提供了一種柵極集成驅動電路，可以包括級聯的多個本發明實施例提供的上述移位寄存器；其中，
第N級移位寄存器的信號輸出端向第N+1級移位寄存器的復位信號端輸入復位信號，或向第N+2級移位寄存器的復位信號端輸入復位信號，並向第N-1級移位寄存器的信號輸入端輸入有效脈衝信號，且N為大於1的整數。
具體地，為了方便說明各級移位寄存器中的降噪模塊40在各級移位寄存器之間的作用及連接關係，在本發明實施例提供的上述柵極集成驅動電路中，如圖5所示，第一時鐘信號端CLK1和第二時鐘信號端CLK2分別為各級移位寄存器提供時鐘信號，第一控制信號端VDD1和第二控制信號端VDD2為各級移位寄存器提供控制信號，參考信號端VSS為各級移位寄存器提供參考信號；並且，圖5中僅示出了五個移位寄存器，分別為第N-2級移位寄存器、第N-1級移位寄存器、第N級移位寄存器、第N+1級移位寄存器、第N+2級移位寄存器；其中，第N級移位寄存器的信號輸出端G[N]不僅向第N+2級移位寄存器的復位信號端RESET輸入復位信號，還向第N-1級移位寄存器的信號輸入端INPUT輸入有效脈衝信號；同時利用該有效脈衝信號，控制第N-1級移位寄存器中的降噪模塊40，維持第N-1級移位寄存器的信號輸出端G[N-1]的電位在像素電壓的保持階段為低電平，消除噪聲對第N-1級移位寄存器的信號輸出端G[N-1]的幹擾。
此外，圖6給出了各級移位寄存器的信號輸出端與降噪模塊等效電容的連接關係示意圖，其中，每級移位寄存器的信號輸出端的噪聲，均可以通過該級移位寄存器中降噪模塊的等效電容耦合釋放到參考信號端VSS，使該級移位寄存器的信號輸出端的電位穩定地維持在低電平；另外，當第N級移位寄存器中的降噪模塊失去降噪功能時，噪聲可以通過電容耦合至與第N級移位寄存器相連的第N-1級移位寄存器或第N+1級移位寄存器中，通過第N-1級移位寄存器或第N+1級移位寄存器中的降噪模塊將噪聲耦合釋放到參考信號端VSS，消除噪聲，從而實現各級移位寄存器的信號輸出端的噪聲相互抵消(sharing)，進而提高整個柵極集成驅動電路輸出柵極掃描信號的穩定性。
具體地，本發明實施例提供的上述柵極集成驅動電路中的每個移位寄存器的具體結構與本發明實施例提供的上述移位寄存器在功能和結構上均相同，重複之處不再贅述。
基於同一發明構思，本發明實施例還提供了一種顯示裝置，可以包括本發明實施例提供的上述柵極集成驅動電路，其具體實施可參見本發明實施例提供的上述柵極集成驅動電路描述，相同之處不再贅述。
在具體實施時，本發明實施例還提供了一種移位寄存器的驅動方法，結合圖2c所示的移位寄存器和圖3所示的輸入輸出時序圖，可以包括：
在第一時間段，輸入模塊10在信號輸入端INPUT輸入的有效脈衝信號的控制下，將信號輸入端INPUT的有效脈衝信號提供至第一節點P1；降噪模塊40在信號輸入端INPUT輸入的有效脈衝信號的控制下，將參考信號端VSS的參考信號提供至信號輸出端G[N]；
在第二時間段，輸出控制模塊20在第一節點P1的控制下，將時鐘信號端CLK的時鐘信號提供至信號輸出端G[N]；
在第四時間段，復位模塊30在復位信號端RESET的復位信號的控制下，將參考信號端VSS的參考信號提供至第一節點P1。
具體地，在本發明實施例提供的上述移位寄存器的驅動方法中，結合圖2c和圖2d所示的移位寄存器和圖3所示的輸入輸出時序圖，還可以包括：
在第一時間段、第二時間段、以及第三時間段，第一下拉控制模塊50在第一節點P1為信號輸入端INPUT輸入的有效脈衝信號時，將參考信號端VSS的參考信號提供至第二節點P2；
在第四時間段，第一下拉控制模塊50在第二節點P2為第一控制信號端VDD1輸入的第一控制信號時，將參考信號端VSS的參考信號分別提供至第一節點P1和信號輸出端G[N]。
本發明實施例提供了一種移位寄存器、其驅動方法、柵極集成驅動電路及顯示裝置，該移位寄存器包括輸入模塊，用於在信號輸入端輸入的有效脈衝信號的控制下，將有效脈衝信號提供至第一節點；輸出控制模塊，用於在第一節點的控制下，將時鐘信號端的時鐘信號提供至信號輸出端；復位模塊，用於在復位信號端的復位信號的控制下，將參考信號端的參考信號提供至第一節點；還包括連接於信號輸入端、參考信號端、以及信號輸出端之間的降噪模塊，用於在信號輸入端輸入的有效脈衝信號的控制下，將參考信號端的參考信號提供至信號輸出端；因此，通過在現有的移位寄存器中增設降噪模塊，在信號輸入端輸入的有效脈衝信號的控制下，利用參考信號端的參考信號，降低對信號輸出端的噪聲幹擾；同時，在由級聯的多個本發明實施例提供的上述移位寄存器組成的柵極集成驅動電路中，利用各級移位寄存器中的降噪模塊與各級移位寄存器的信號輸出端之間的連接關係，當一個移位寄存器的信號輸出端輸出異常時，可以將噪聲耦合至與該級移位寄存器相鄰的移位寄存器中的降噪模塊，通過該降噪模塊將噪聲耦合釋放到參考信號端，消除噪聲，使各級移位寄存器的信號輸出端的噪聲相互抵消，在提高移位寄存器去除噪音的能力的同時，提高柵極集成驅動電路輸出的柵極掃描信號的穩定性。
顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和範圍。這樣，倘若本發明的這些修改和變型屬於本發明權利要求及其等同技術的範圍之內，則本發明也意圖包含這些改動和變型在內。