基於軟硬體相異性的二取二安全平臺的信息處理方法
2023-05-06 15:56:56 2
專利名稱：：基於軟硬體相異性的二取二安全平臺的信息處理方法
技術領域：
：本發明涉及一種二取二安全平臺的信息處理方法，尤其是涉及一種基於軟硬體相異性的二取二安全平臺的信息處理方法。
背景技術：
：軌道交通信號行業直接涉及到列車的安全運行和人民群眾的生命財產安全。對於一個鐵路行業的安全產品而言，必須滿足RAMS(可靠性、可用性、可維護性、安全性)的要求。尤其是對於車載ATP系統、軌旁ATC設備而言，它直接影響到列車安全運行，因而必須達到SIL4級的系統安全完善度等級。2取2運算系統要到達SIL4級安全等級，可以採用編碼的方式，但運算速度會大大下降。
發明內容本發明的目的就是為了克服上述現有技術存在的缺陷而提供一種運算速度下降較小的基於軟硬體相異性的二取二安全平臺的信息處理方法。本發明的目的可以通過以下技術方案來實現一種基於軟硬體相異性的二取二安全平臺的信息處理方法，其特徵在於，安全平臺從外部獲得輸入信息後，第一CPU和第二CPU分別對其進行錯時運算，第一CPU將其運算結果發送給第二CPU，同時第二CPU其運算結果發送給第一CPU，第一CPU和第二CPU分別對自己的運算結果進行周期性檢查，並同時對兩運算結果進行比較，根據比較與檢查結果對自己的運算結果進行修正，將修正後的兩運算結果發送給第三CPU，該第三CPU對兩運算結果進行比較，確認相同後，將最終的運算結果發送至外部設備。所述的第一CPU為RISC晶片，第二CPU為CISC晶片。所述的第三CPU為CISC晶片。所述的第一CPU與第二CPU之間通過雙口RAM進行通訊。所述的第一CPU、第二CPU分別與第三CPU之間通過雙口RAM進行通訊。所述的第一CPU採用VxWorks作業系統，第二CPU採用Linux作業系統。所述的第一CPU採用WinderRiverC++編譯，第二CPU採用MicrosoftC++編譯。所述的第一CPU與第二CPU的運算錯時時間為13毫秒。所述的第一CPU與第二CPU在內存的使用上對各變量排列的次序不同，且將程序放在不同的硬碟分區上。與現有技術相比，本發明運算速度下降較小、安全性高。圖1為本發明的安全模型；圖2為本發明的可靠性框圖；圖3為本發明具體實施例的結構示意圖。具體實施例方式下面結合附圖和具體實施例對本發明進行詳細說明。實施例如圖1所示，一種基於軟硬體相異性的二取二安全平臺的信息處理方法，其特徵在於，安全平臺從外部獲得輸入信息後，第一CPU和第二CPU分別對其進行錯時運算，第一CPU將其運算結果發送給第二CPU，同時第二CPU其運算結果發送給第一CPU，第一CPU和第二CPU分別對自己的運算結果進行周期性檢查，並同時對兩運算結果進行比較，根據比較與檢查結果對自己的運算結果進行修正，將修正後的兩運算結果發送給第三CPU，該第三CPU對兩運算結果進行比較，確認相同後，將最終的運算結果發送至外部設備。如圖2所示，為本發明的可靠性框圖。安全性計算公式可以表述為formulaseeoriginaldocumentpage4公式中涉及的縮略語及符號解釋如下tableseeoriginaldocumentpage4對公式進行分析，可以得到λ由硬體決定，一旦硬體選擇確定，λ即確定。β也由硬體確定。T由用戶需求即對產品的使用要求確定。DC對安全性的影響也較大，選擇1個運算速度較快且足夠大的DC，是解決安全平臺的一條途徑。βs對安全性影響也較大。此次發明就是要尋找一個將βs降低到非常小，且不要採用編碼的方式(可以提高診斷覆蓋率但會大大降低運算速度)，從而通過硬體的相異性和軟體的相異性實現安全平臺的方式。對於邏輯處理單元(如CPU)可以考慮其硬體包括運算單元出錯；總線出錯；寄存器出錯；Cache出錯；內存出錯；其它存儲介質出錯；外部通訊器件出錯；採用的方法為1)採用不同的硬體如2取2系統採用RISC晶片和CISC晶片組成2取2系統，並採用不同的作業系統；2)採用不同的作業系統和不同的編譯器；3)人為地將CPU運算錯開1段時間(如1毫秒)，確保總線出錯和運算出錯不會產生相同的軟體運算出錯結果；4)確保程序和數據在存儲介質中存於不同的地方，內存中的數據存於不同的地方，以確保程序和數據在受到共模影響後不錯在相同的地方；採取這些手段，可以確保共模的硬體故障不會產生相同的運算出錯，這樣，2個CPU進行運算結果的比較就有效，就可以檢出大部分的錯誤。對於受到幹擾後的隨機故障，其不屬於共模故障。同時，由於2取2平臺需達到一定的電磁兼容的要求，幹擾後的產生的影響較小，可以忽略不計。對於硬體隨機實效後產生的共模故障，採用上述手段後，可以完全消除，具體分析見下表。序號硬體各部件共模故障不可比較檢測的百分比運算單元o%1、不同的硬體、作業系統、編譯器和CPU運算的錯時保證同一時間的指令不同2、運算錯誤持續發生後影響其它運算，變為隨機錯誤—ι^Mo%1、不同的硬體、作業系統、編譯器和CPU運算的錯時保證同一時間的總線使用不同2、總線錯誤持續發生後影響其它運算，變為隨機錯誤~寄存器0%1、不同的硬體、作業系統、編譯器和CPU運算的錯時保證同一時間的寄存器使用基本不同2、寄存器錯誤持續發生後會影響其它預算，有一定的隨機性~Cache1%1、不同的硬體、作業系統、編譯器和CPU運算的錯時保證同一時間的Cache使用基本不同2、Cache錯誤持續發生後會影響其它預算，有一定的隨機性tableseeoriginaldocumentpage6如圖3所示，對本發明，具體可以實現如下1)第一CPU、第二CPU採用不同的CPU進行構建，第一CPU採用RISC晶片，第二CPU採用CISC晶片；採用CISC晶片作為第三CPU；2)第一CPU、第二CPU間採用雙口RAM進行通訊，2個CPU同第三CPU間採用雙口RAM進行通訊；3)第一CPU、第二CPU分別採用不同的實時作業系統，第一CPU採用VxWorks作業系統，第二CPU採用實時Linux作業系統；4)第一CPU、第二CPU分別採用MicrosofeC++和WinderRiverC++進行編譯；5)第一CPU、第二CPU錯開時間Ims進行運算；6)第一CPU、第二CPU在內存的使用上對各變量排列的次序不同，且將程序放在不同的硬碟分區上；7)第三CPU對第一CPU與第二CPU的運算結果進行比較，確保相同。權利要求一種基於軟硬體相異性的二取二安全平臺的信息處理方法，其特徵在於，安全平臺從外部獲得輸入信息後，第一CPU和第二CPU分別對其進行錯時運算，第一CPU將其運算結果發送給第二CPU，同時第二CPU其運算結果發送給第一CPU，第一CPU和第二CPU分別對自己的運算結果進行周期性檢查，並同時對兩運算結果進行比較，根據比較與檢查結果對自己的運算結果進行修正，將修正後的兩運算結果發送給第三CPU，該第三CPU對兩運算結果進行比較，確認相同後，將最終的運算結果發送至外部設備。2.根據權利要求1所述的一種基於軟硬體相異性的二取二安全平臺的信息處理方法，其特徵在於，所述的第一CPU為RISC晶片，第二CPU為CISC晶片。3.根據權利要求1所述的一種基於軟硬體相異性的二取二安全平臺的信息處理方法，其特徵在於，所述的第三CPU為CISC晶片。4.根據權利要求1所述的一種基於軟硬體相異性的二取二安全平臺的信息處理方法，其特徵在於，所述的第一CPU與第二CPU之間通過雙口RAM進行通訊。5.根據權利要求1所述的一種基於軟硬體相異性的二取二安全平臺的信息處理方法，其特徵在於，所述的第一CPU、第二CPU分別與第三CPU之間通過雙口RAM進行通訊。6.根據權利要求1所述的一種基於軟硬體相異性的二取二安全平臺的信息處理方法，其特徵在於，所述的第一CPU採用VxWorks作業系統，第二CPU採用Linux作業系統。7.根據權利要求1所述的一種基於軟硬體相異性的二取二安全平臺的信息處理方法，其特徵在於，所述的第一CPU採用WinderRiverC++編譯，第二CPU採用MicrosoftC++編譯。8.根據權利要求1所述的一種基於軟硬體相異性的二取二安全平臺的信息處理方法，其特徵在於，所述的第一CPU與第二CPU的運算錯時時間為13毫秒。9.根據權利要求1所述的一種基於軟硬體相異性的二取二安全平臺的信息處理方法，其特徵在於，所述的第一CPU與第二CPU在內存的使用上對各變量排列的次序不同，且將程序放在不同的硬碟分區上。全文摘要本發明涉及一種基於軟硬體相異性的二取二安全平臺的信息處理方法，安全平臺從外部獲得輸入信息後，第一CPU和第二CPU分別對其進行錯時運算，第一CPU將其運算結果發送給第二CPU，同時第二CPU其運算結果發送給第一CPU，第一CPU和第二CPU分別對自己的運算結果進行周期性檢查，並同時對兩運算結果進行比較，根據比較與檢查結果對自己的運算結果進行修正，將修正後的兩運算結果發送給第三CPU，該第三CPU對兩運算結果進行比較，確認相同後，將最終的運算結果發送至外部設備。與現有技術相比，本發明具有運算速度下降較小、安全性高等優點。文檔編號G06F19/00GK101833490SQ20101013743公開日2010年9月15日申請日期2010年3月31日優先權日2010年3月31日發明者姜堅華,潘雷申請人:卡斯柯信號有限公司