非揮發性存儲器的寫入方法

2023-05-20 14:24:26 1

專利名稱：非揮發性存儲器的寫入方法
技術領域：
本發明涉及非揮發性存儲器的寫入方法，尤其是一種含有捕獲電子層的 雙字節非揮發性存儲器的寫入方法。
背景技術：
通常，用於存儲數據的半導體存儲器分為揮發性存儲器和非揮發性存儲器(nonvolatile memory)，揮發性存儲器在電源中斷時易於丟失數據，而非 揮發性存儲器即使在電中斷時仍可保存數據。與其它的非揮發性存儲技術(例 如，磁碟驅動器)相比，非揮發性半導體存儲器相對較小，因此，非揮發性半 導體存儲器已廣泛地應用於移動通信系統、存儲卡等。圖l所示結構為一種含有捕獲電荷層的非揮發性存儲器的結構示意圖。如 圖1中所示，在半導體襯底ll中包括第一摻雜區域12a和第二摻雜區域12b，分 別為存儲器的源極和漏極區域，在半導體襯底l 1中第一摻雜區域12a和第二摻 雜區域12b之間的區域為溝道區域13,在溝道區域13上形成了柵極結構14。所 述柵極結構14包括在半導體襯底11上順序形成的介質層15 -捕獲電荷層16-介質層17的三層堆疊結構以及由導電材料形成的柵極18 。當施加電壓於此存儲器的柵極與漏/源極區上以進行寫入時，，可以使柵極 一側的漏極/源極區具有較高的電壓，而溝道區域中接近源極/漏極區域處會產 生熱電子，而在另一側的漏極/源極區的捕獲電荷層中存入電荷，因此，通過 改變柵極以及漏4及/源才及區域上所施加的電壓，可以完成一種單存儲單元二位 (2 bits/cell)儲存的非揮發性存儲器的寫入過程。目前，半導體存儲器件的發展已經集中在增加存儲容量以及寫入和擦除 速度上。申請號為usll/026708的美國專利申請文件提供一種含有捕獲電荷層
的非揮發性存儲器的寫入方法，採用通過提高溝道電壓激發二次電荷注入的工藝方法，包括在含有捕獲電子層的非揮發性存儲器的源極施加正電壓； 在含有捕獲電子層的非揮發性存儲器的漏極施加正電壓並使漏極電壓高於源 極電壓；將含有捕獲電子層的非揮發性存儲器的半導體襯底接地；在含有捕 獲電子層的非揮發性存儲器的柵極施加正電壓。所述柵極電壓為6至12V,源 極電壓為0.5至3V,漏極電壓大於源極電壓加2V。但是，上述非揮發性半導體 存儲器的寫入方法的寫入速度較慢。發明內容本發明解決的問題是現有非揮發性存儲器的寫入速度較慢，提供一種非 揮發性存儲器的寫入方法，提高存儲器的寫入速度。為解決上述問題，本發明提供一種非揮發性存儲器的寫入方法，提供非 揮發性半導體存儲器，包括半導體襯底，依次位於半導體襯底上的介質層-捕獲電荷層-介質層三層堆疊結構和柵極，以及半導體襯底內位於介質層-捕獲電荷層-介質層三層堆疊結構兩側的源極和漏極，包括 在非揮發性存儲器的源極施加第 一 電壓； 在非揮發性存儲器的漏極施加第二電壓； 將非揮發性存儲器的半導體襯底施加第三電壓，為負值； 在非揮發性存儲器的柵極施加第四電壓。其中，所述第一電壓為0至0.4V,第二電壓為2.5V至6.5V，第三電壓 大於-3V，第四電壓為9V至10V。本發明還提供一種非揮發性存儲器陣列的寫入方法，提供非揮發性半導 體存儲器陣列，每一個非揮發性半導體存儲器包括半導體襯底，依次位於半 導體襯底上的介質層-捕獲電荷層-介質層三層堆疊結構和柵極，以及半導 體襯底內位於介質層-捕獲電荷層-介質層三層堆疊結構兩側的源極和漏 極，包括
選取非揮發性半導體存儲器陣列中的非揮發性半導體存儲器單元進行寫入；通過 一 選定的位線在非揮發性存儲器單元的源極施加第 一 電壓； 通過另一選定的位線在非揮發性存儲器單元的漏極施加第二電壓；對非揮發性存儲器單元的半導體襯底施加第三電壓，為負值；通過一選定的字線在非揮發性存儲器單元的柵極施加第四電壓。其中，所述第一電壓為0至0.4V,第二電壓為2.5V至6.5V,第三電壓 大於-3V,第四電壓為9V至10V。與現有技術相比，本發明提供的非揮發性存儲器的寫入方法，在不改變 原有工藝，不改變原有器件結構的基礎上，提高了存儲器的寫入速度。


圖1是現有技術含有捕獲電荷層的非揮發性存儲器的結構示意圖； 圖2本發明提供的非揮發性半導體存儲器的結構示意圖；圖；圖4本發明不同半導體襯底電壓下非揮發性存儲器的漏極一側的電子捕 獲層進行電子寫入時對源極一側的電子捕獲層閾值電壓的影響；圖5對非揮發性存儲器陣列進行寫入時的示意圖。
具體實施方式
值，以提高柵極和半導體襯底之間的電壓，從而提高非揮發性存儲器的寫入 速度。
為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖 對本發明的具體實施方式
#1詳細的說明。在下面的描述中闡述了很多具體細節以便於充分理解本發明。但是本發 明能夠以很多不同於在此描述的其它方式來實施，本領域技術人員可以在不 違背本發明內涵的情況下做類似推廣。因此本發明不受下面公開的具體實施 的限制。本發明提供一種非揮發性存儲器的寫入方法，提供非揮發性半導體存儲 器，包括半導體襯底，依次位於半導體襯底上的介質層-捕獲電荷層-介質 層三層堆疊結構和柵極，以及半導體襯底內位於介質層-捕獲電荷層-介質 層三層堆疊結構兩側的源極和漏極，包括在非揮發性存儲器的源極施加第 一 電壓； 在非揮發性存儲器的漏極施加第二電壓；將非揮發性存儲器的半導體襯底施加第三電壓，為負值； 在非揮發性存儲器的柵極施加第四電壓。其中，所述第一電壓為0至0.4V,第二電壓為2.5V至6.5V,第三電壓 大於-3V的負值，第四電壓為9V至10V。參考附圖2所示，為本發明提供的非揮發性半導體存儲器，包括半導體 襯底IOO，位於半導體襯底IOO上的介質層130-捕獲電荷層140-介質層150 的三層堆疊結構和位於介質層130 -捕獲電荷層140 -介質層150的三層堆疊 結構上的柵極160,以及半導體襯底100內位於介質層130-捕獲電荷層140 -介質層150的三層堆疊結構兩側的源極110和漏極120。所述半導體村底100可以包括單晶或者多晶結構的矽或矽鍺(SiGe ),還 可以是含有摻雜離子例如N型或者P型摻雜的矽或者矽鍺，也可以是絕緣體 上矽(SOI )。所述介質層130 -捕獲電荷層140 -介質層150的三層堆疊結構較好的是 氧化物-氮化物-氧化物層，所述的氧化物層最好的是氧化矽，還可能包括 氮化物例如氮氧化矽以及其它可以優化器件性能的摻雜劑，所述的氮化層可 以是富含矽、氮以及其它可以提高器件性能的摻雜劑例如氧等，還可以是氧 化鉿、氧化鋁等，最優選的為氮化矽。所述氧化物-氮化物-氧化物層目前 最優化的為氧化矽-氮化矽_氧化矽。柵極160可以是包含半導體材料的多層結構，例如矽、鍺、金屬或其組合。源極110和漏極120位於介質層130 -捕獲電荷層140 -介質層150兩側 的半導體襯底100內，附圖中源極110和漏極120的位置可以互換，其摻雜 離子可以是磷離子、砷離子、硼離子或者銦離子中的一種或者幾種。本發明 中，源極110和漏極120的摻雜型態與半導體襯底100的摻雜型態不同，即 當半導體襯底100為n型摻雜時，源極110以及漏極120為P型摻雜，當半 導體襯底100為P型摻雜時，源極110以及漏極120則為n型摻雜。當非揮 發性半導體存儲器的源極110和漏極120之間存在電壓差時，半導體襯底100 中源極110和漏極120之間的區域形成溝道區域170。半導體存儲器的源極接線端111連接在源極110上，漏極接連端112連接 在漏極120上，襯底接線端113連接在半導體襯底100上，柵極接線端114 連接在柵極160上。所述的非揮發性存儲器的捕獲電荷層140的兩端都能夠捕獲電子，進行 存儲器的寫入操作，形成雙字節非揮發性存儲器。本發明僅僅描述對半導體 存儲器的捕獲電荷層140靠近源極110的一端進行寫入的工藝。本發明中，在對含有的捕獲電荷層140的非揮發性存儲器進行寫入時，
對非揮發性存儲器的柵極160施加第四電壓，為柵極電壓Vg;對半導體襯底 IOO施加第三電壓，為半導體襯底電壓Vb,以打開介電層130下方以及源極 110和漏極120之間的溝道區域170,所述第四電壓為9V至10V,第三電壓 為大於-3V的負值；接著，對源極IIO施加第一電壓，為源極電壓Vs,對漏 極120施加第二電壓，為漏極電壓Vd,以在源極110和漏極120之間的溝道 區域170產生熱電子，並使熱電子經由介電層130注入捕獲電荷層140中， 其中，所述第一電壓為0至0.4V,第二電壓為2.5V至6.5V。由於本發明對非揮發性存儲器的源極和半導體襯底施加負電壓，因此， 加大了柵極和半導體襯底之間的電壓，柵極和半導體襯底之間較大的電壓差 能夠產生較多的熱電子，並且，加快了熱電子往捕獲電荷層的遷移速度，極 大的加快了非揮發性半導體存儲器的電子寫入速度。參考附圖3所示，為本發明在保持源極電壓不變的情況下，通過改變存 儲器的漏極電壓和半導體襯底電壓，非揮發性半導體存儲器的閾值電壓變化 值，如圖中所示，保持源極電壓Vs為0.3V,在半導體襯底電壓Vb分別為0V， -0.5V, -IV, -1.5V, -2V和-2.5V的情況下，在漏極電壓Vd從2.5V變化到 3.9V的情況下半導體存儲器的閾值電壓，其中，非揮發性半導體存儲器的柵 極長度為Ld為130nm,柵極寬度W為105nm。從圖中可以看出，在半導體 襯底電壓Vb為OV的情況下，漏極電壓Vd達到3.84V附近，半導體器件的 閾值電壓的變化值DVtR才達到2.5V，在源才及電壓Vs為-2.5V的情況下，漏 極電壓Vd達到3.45V附近，半導體器件的閾值電壓變化值DVtR就達到了2.5V時開始寫入，則所述非揮發性半導體存儲器的寫入電壓降低了 0.4V。大 大提高了非揮發性半導體存儲器的寫入速度，並提高了寫入能力。
參考附圖4所示，為本發明對非揮發性存儲器的漏極一側的電子捕獲層 進行電子寫入時，源極一側的電子捕獲層的閾值電壓，如附圖4所示，源極電壓Vs為0.3V,半導體襯底電壓Vb分別為0V, -0.5V, -IV， -1.5V, -2V 和-2.5V的情況下，當漏4及一側的電子捕獲層閾值電壓變化值DVtR增加時， 源極一側的電子捕獲層的閾值電壓，其中非揮發性存儲器的柵極電壓Vg為 7.5+Vti,其中Vti為初始閾值電壓值，也就是還沒有開始進行寫入時的閾值 電壓值，非揮發性存儲器的漏極電壓Vd為2.5至6.5伏。從圖中可以看出， 進行寫入操作時，隨著漏極一側的電子捕獲層闞值電壓變化值DVtR達到2.5V 時，源極一側的電子捕獲層的閾值電壓DVt也隨之變化，雖然半導體襯底電 壓Vb為負值時源極一側的電子捕獲層的閾值電壓變化值較半導體襯底電壓 Vb為0時源極一側的電子捕獲層的閾值電壓變化值大，但是，源極一側的電 子捕獲層的閾值電壓變化值DVt也基本上都小於0.5V,這在器件設計上是允 許的。本發明還提供一種非揮發性存儲器陣列的寫入方法，提供非揮發性半導 體存儲器陣列，每一個非揮發性半導體存儲器包括半導體襯底，依次位於半 導體村底上的介質層-捕獲電荷層-介質層三層堆疊結構和柵極，以及半導 體襯底內位於介質層-捕獲電荷層-介質層三層堆疊結構兩側的源極和漏 極，包括通過一選定的位線在非揮發性存儲器單元的源極施加第一電壓；通過另一選定的位線在非揮發性存儲器單元的漏極施加第二電壓; 對非揮發性存儲器單元的半導體襯底施加第三電壓，為負值； 通過一選定的字線在非揮發性存儲器單元的柵極施加第四電壓。 所述第一電壓為源4及電壓Vs,第二電壓為漏極電壓Vd,第三電壓為半導體襯底電壓Vb,第四電壓為柵極電壓Vg。參考附圖5所示，選定非揮發性存儲器單元200進行寫入，其中301至 307為電晶體，通過對電晶體301至307的柵極加壓，即可開啟電晶體301至 307,進而通過對電晶體301至307的漏極加壓，將電晶體漏極上的電壓轉加 到它的源極所對應的位線上來。接線端401連接電晶體301至307的漏極，並通過電晶體301至307的 漏極將接線端401的電壓施加在非揮發性半導體存儲器陣列中各個存儲器單 元的漏極，因此，接線端401的電壓相當於非揮發性存儲器單元200的漏極 電壓Vd，本發明中，優選的Vd為2.5至6.5V;接線端404連接電晶體301 至307的源極，並通過電晶體301至307的源極將接線端404的電壓施加在 非揮發性半導體存儲器陣列中各個存儲器單元的源極，因此，接線端401的 電壓相當於非揮發性存儲器單元200的源極電壓Vs，本發明中，Vs為0至 0.4V;接線端402和403為字線，連接在非揮發性半導體存儲器陣列中各個 存儲器單元的柵極，所施加的柵極電壓Vg為9至10V,接線端405和406直加的半導體襯底電壓Vb為0至-0.3V。對所選定非揮發性存儲器單元200進行寫入時，首先在電晶體302以及 電晶體305的的柵極施加9至10V的電壓，保證電晶體302和電晶體305開 啟，然後在接線端401加2.5至6.5V的電壓，並在接線端402施加9至10V 的電壓，在接線端405施加大於-0.3V的負電壓，在接線端404施加0至0.4V 的電壓，即可對非揮發性存儲器單元200進行寫八。
雖然本發明己以較佳實施例披露如上，但本發明並非限定於此。任何本 領域技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改， 因此本發明的保護範圍應當以權利要求所限定的範圍為準。
權利要求
1. 一種非揮發性存儲器的寫入方法，提供非揮發性半導體存儲器，包括半導體襯底，依次位於半導體襯底上的介質層-捕獲電荷層-介質層三層堆疊結構和柵極，以及半導體襯底內位於介質層-捕獲電荷層-介質層三層堆疊結構兩側的源極和漏極，其特徵在於，包括在非揮發性存儲器的源極施加第一電壓；在非揮發性存儲器的漏極施加第二電壓；將非揮發性存儲器的半導體襯底施加第三電壓，為負值；在非揮發性存儲器的柵極施加第四電壓。
2. 根據權利要求1所述非揮發性存儲器的寫入方法，其特徵在於，所述 第三電壓大於-3V。
3. 根據權利要求1所述非揮發性存儲器的寫入方法，其特徵在於，所述 第一電壓為0至0.4V。
4. 根據權利要求1所述非揮發性存儲器的寫入方法，其特徵在於，所述 第二電壓為2.5V至15V。
5. 根據權利要求1所述非揮發性存儲器的寫入方法，其特徵在於，所述 第四電壓為9V至IOV。
6. —種非揮發性存儲器陣列的寫入方法，提供非揮發性半導體存儲器陣 列，每一個非揮發性半導體存儲器包括半導體襯底，依次位於半導體襯底上 的介質層-捕獲電荷層-介質層三層堆疊結構和柵極，以及半導體襯底內位 於介質層-捕獲電荷層-介質層三層堆疊結構兩側的源極和漏極，其特徵在 於，包括入；通過一選定的位線在非揮發性存儲器單元的源極施加第一電壓； 通過另一選定的位線在非揮發性存儲器單元的漏極施加第二電壓；對非揮發性存儲器單元的半導體襯底施加第三電壓，為負值；通過一選定的字線在非揮發性存儲器單元的柵極施加第四電壓。
7. 根據權利要求6所述非揮發性存儲器陣列的寫入方法，其特徵在於， 所述第三電壓大於-3V。
8. 根據權利要求6所述非揮發性存儲器陣列的寫入方法，其特徵在於， 所述第一電壓為0至0.4V。
9. 根據權利要求6所述非揮發性存儲器陣列的寫入方法，其特徵在於, 所述第二電壓為2.5V至15V。
10. 根據權利要求6所述非揮發性存儲器陣列的寫入方法，其特徵在於, 所述第四電壓為9V至IOV。
全文摘要
一種非揮發性存儲器的寫入方法，提供非揮發性半導體存儲器，包括半導體襯底，依次位於半導體襯底上的介質層-捕獲電荷層-介質層三層堆疊結構和柵極，以及半導體襯底內位於介質層-捕獲電荷層-介質層三層堆疊結構兩側的源極和漏極，包括在非揮發性存儲器的源極施加第一電壓；在非揮發性存儲器的漏極施加第二電壓；將非揮發性存儲器的半導體襯底施加第三電壓，為負值；在非揮發性存儲器的柵極施加第四電壓。本發明提供的非揮發性存儲器的寫入方法，提高了存儲器的寫入速度。
文檔編號H01L27/115GK101211925SQ200610148200
公開日2008年7月2日 申請日期2006年12月28日 優先權日2006年12月28日
發明者劉鑑常, 繆威權, 燦 鍾, 陳良成 申請人:中芯國際集成電路製造(上海)有限公司