快閃記憶體系統及其運作方法

2023-05-14 23:31:21 2

專利名稱：快閃記憶體系統及其運作方法
技術領域：
本發明涉及一種快閃記憶體系統，特別指一種具有高速緩存(CacheMemory)的快閃記憶體系統 及其運作方法。
背景技術：
近幾年來，半導體技術的快速發展，使得各種儲存內存的容量得以大幅地增加。而 在目前已普遍使用的非揮發性內存方面，又以快閃記憶體(Flash Memory)最為大眾所熟悉，由於 快閃記憶體具有存取速度快、耐震性佳、省電及體積小等多項優點，因此已大量地應用於各種電子 產品裝置之中(如記憶卡、隨身碟、固態磁碟驅動器(SSD)、個人數字助理(PDA)、數字相機 及計算機等裝置)，以作為儲存數據的重要媒介。 然而，快閃記憶體應用在儲存系統時，其必須面臨的便是使用壽命的問題，亦即快閃記憶體所能 承受的抹除次數(Erase Cycle)的問題。我們都知道快閃記憶體在進行數據寫入運作時會先執行 抹除區塊的動作，而一般而言快閃記憶體所能承受的抹除次數約在10， 000次至100， 000次之間， 因此頻繁的存取動作將會大幅地影響快閃記憶體的壽命。 而為了解決上述問題，有不少先前技術提出平均抹除(Wear-leveling)的設計， 但其主要是在存取數據的處理過程中，藉助算法來平均使用快閃記憶體的記憶區塊，以避免因過 度使用某些區塊而形成毀損區塊(Bad Block)，進而達到提升快閃記憶體壽命的目的。因為當這些 毀損區塊的數目累積超過預留的備用區塊(Spare Block)的數目時，則會因為快閃記憶體無法提 供有效的可用空間做置換而提早結束快閃記憶體的壽命。雖然上述的設計方法能進一步延長快閃記憶體 的壽命，但反覆的抹除動作仍會影響快閃記憶體的壽命。 而為了達到減少抹除動作以進一步提升快閃記憶體的壽命，目前又有相關技術提出，先 藉助一高速緩存(Cache Memory)來暫存要寫入快閃記憶體的數據，再將該數據寫到快閃記憶體中，以減 少數據在寫入快閃記憶體時所需的抹除次數。不過，由於在儲存系統中必須另外增加高速緩存來 暫存數據，將會佔掉儲存系統的處理器的部分處理時序，因而導致儲存系統的整體工作效 率大幅地降低。 因此，要如何在提升快閃記憶體壽命的同時，亦能夠兼顧儲存系統的存取效能，便是目前 值得進一步改善的重點。

發明內容
有鑑於此，本發明所要解決的技術問題在於，不僅藉助增加一高速緩存於快閃記憶體系 統之中以作為暫存欲存儲數據之用，並避免該數據在進行暫存的動作影響到快閃記憶體系統的存 取效能。藉此，以在達到延長快閃記憶體壽命的同時，更可實現提升快閃記憶體系統數據存取效能的目 的。 為了達到上述目的，根據本發明所提出的一方案，提供一種快閃記憶體系統，其包括一 高速緩存、一高速緩存接口、一主機接口、一快閃記憶體接口及一微處理器。其中高速緩存接口連 接高速緩存，並且高速緩存接口進一步包含一分配器用以運行一分時(Time Sharing)處理來存取高速緩存。而主機接口接收主機端系統的一數據並將該數據暫存至高速緩存以成為 一待存數據。再者，快閃記憶體接口連接至少一快閃記憶體，並且自該高速緩存中讀取待存數據而儲存至 快閃記憶體。最後，微處理器控制主機接口及快閃記憶體接口來存取高速緩存。藉此，藉助高速緩存接口 透過分配器的分時處理，使主機接口 、快閃記憶體接口及微處理器得以同步存取高速緩存。
換句話說，本發明提供一種快閃記憶體系統，包括一高速緩存，具有至少二快取區塊； 及一分配器，耦接於該高速緩存，透過數據總線頻寬的分時處理，根據數據，對不同該快取 區塊進行分配存取。 本發明所提出的另一方案，提供一種快閃記憶體系統的運作方法，其中該快閃記憶體系統包含 有一高速緩存，而且高速緩存具有至少二快取區塊，該運作方法的步驟包括首先，接收一 數據，進而依據該數據所屬的邏輯區塊地址來將該數據暫存至所對應的快取區塊，並且指 示該數據成為一待存數據。接著，重複進行接收數據並暫存至原快取區塊中，直到所接收的 數據所屬的邏輯區塊地址轉而落於另一快取區塊所對應的邏輯區塊地址時，則將該數據暫 存至另一快取區塊。並且，在將該數據暫存至另一快取區塊的同時，也一併將原快取區塊中 所暫存的待存數據寫入快閃記憶體的一空的實體區塊。藉此，藉助重複上述步驟以完成快閃記憶體系統 的運作，從而能達到對快閃記憶體系統中的高速緩存進行同步存取，以同時執行數據的暫存以及 數據寫入快閃記憶體的程序。 換句話說，本發明提供如上所述的快閃記憶體系統的運作方法，所述的運作方法的步驟 包括(a)接收該數據；(b)依據該數據所屬的邏輯區塊地址來將該數據暫存至所對應的其 中的一該快取區塊，進而指示該數據成為該待存數據；(c)重複執行步驟(a)至(b)，直到該 數據所屬的邏輯區塊地址轉而落於另一邏輯區塊地址時，則將該數據暫存至該另一快取區 塊；及(d)於步驟(c)將該數據暫存至該另一快取區塊的同時，進行一寫入程序，以將該原 快取區塊中所暫存的待存數據寫入該快閃記憶體的一空的實體區塊；藉此，藉助重複上述步驟以 完成該快閃記憶體系統的運作。 綜上所述，本發明藉助增加一高速緩存，在寫入數據要儲存到快閃記憶體之前，先在高速 緩存中作處理，以減少快閃記憶體上寫入及抹除(Erase)的程序，並且再透過數據總線頻寬的分 時(Time Sharing)處理，以讓高速緩存足以依據適當的分配而提供存取。此外，本發明再 透過控制高速緩存中不同快取區塊的存取，使之得以達到同步執行數據的暫存以及數據寫 入快閃記憶體的程序。藉此，同時能有效提升快閃記憶體系統的存取效能以及內存壽命。
以上的概述與接下來的詳細說明及附圖，皆是為了能進一步說明本發明為達成預 定目的所採取的方式、手段及功效。而有關本發明的其它目的及優點，將在後續的說明及附 圖中加以闡述。


圖1為本發明快閃記憶體系統的實施例方塊圖； 圖2為本發明的高速緩存的架構示意圖； 圖3為本發明的高速緩存的存取運作實施例示意圖； 圖4A及圖4B為本發明內存數據處理過程的第一實施例示意圖； 圖5A及圖5B為本發明內存數據處理過程的第二實施例示意圖；及 圖6為本發明快閃記憶體系統的運作方法的實施例流程圖。
附圖標記說明快閃記憶體系統1主機接口 11高速緩存12高速緩存接口 13分配器131快閃記憶體界面14快閃記憶體15微處理器16主機端記憶頁緩衝器17快閃記憶體記憶頁緩衝器18計時器19主機端系統2第一快取區塊CBO第二快取區塊CB1對照表空間TB邏輯區塊地址欄位LBA實體區塊地址欄位PBA頁旗標欄位PFO PFn標頭信息H頁地址PO Pn
具體實施例方式
本發明主要是在快閃記憶體系統中增加一高速緩存，以將寫入數據在要儲存到快閃記憶體之 前，先在高速緩存中作處理，以減少快閃記憶體上寫入及抹除(Erase)次數的程序。並且藉助數據 總線頻寬的分時(Time Sharing)處理，以讓高速緩存足以依據適當的分配而提供存取。進 而再透過高速緩存的相異快取區塊的設計，使得本發明得以控制不同的快取區塊而達到同 步執行數據的暫存以及數據寫入快閃記憶體的程序。藉此，同時能有效提升快閃記憶體系統的存取效能 以及內存的使用壽命。 圖l及圖2，為本發明快閃記憶體系統的實施例方塊圖及高速緩存的架構示意圖。如圖 1所示，本發明提供一種快閃記憶體系統1以應用於數據的存取。快閃記憶體系統1中包括一主機接口 11、一高速緩存12、一高速緩存接口 13、一快閃記憶體接口 14、至少一快閃記憶體15及一微處理器16。其 中，主機接口 11用以連接一主機端系統2，用於接收主機端系統2所輸出的數據。
高速緩存接口 13用以連接及控制高速緩存12，並且高速緩存接口 13中進一步包 含一分配器131，用以運行一分時處理來存取高速緩存12。當主機接口 ll接收到數據時， 該數據便會經由高速緩存接口 13而先暫存至高速緩存12，並且經過確認後以成為一待存 數據。 而快閃記憶體接口 14則是用來連接及控制快閃記憶體15。快閃記憶體接口 14會經由高速緩存接口 13而自高速緩存12中讀取已確認為待存數據的數據而儲存至快閃記憶體15。
再者，微處理器16是連接主機接口 11、高速緩存接口 13及快閃記憶體接口 14，控制主機 接口 11及快閃記憶體接口 14對高速緩存12進行讀取或寫入數據。於是，本實施例的快閃記憶體系統1 即可藉助高速緩存接口 13中的分配器131所運行的分時處理以分配高速緩存接口 13與高 速緩存12之間的數據總線頻寬給主機接口 11、快閃記憶體接口 14及微處理器16。使得主機接口 11、快閃記憶體接口 14及微處理器16得以同步經由高速緩存接口 13而存取高速緩存12，以大幅 提升快閃記憶體系統1的存取效率。 本發明的快閃記憶體系統1中更可進一步包含一主機端記憶頁緩衝器(Host Page Buffer) 17及一快閃記憶體記憶頁緩衝器(Flash Page Buffer) 18。其中主機端記憶頁緩衝器17 是連接於主機接口 11與高速緩存接口 13之間，用以暫存欲存儲的數據而緩衝提供給高速 緩存接口 13，以避免該數據在欲暫存至高速緩存12時，高速緩存12尚未能提供完整的區塊 來存放的情形。而相同的，快閃記憶體記憶頁緩衝器18則是連接於高速緩存接口 13與快閃記憶體接口 14之間，用以作為高速緩存12及快閃記憶體15相互之間的數據傳輸時的緩衝及暫存。
而進一步在高速緩存12方面，可如圖2所示，本實施例的高速緩存12可例如是分 割為二快取區塊(分別為一第一快取區塊CB0及一第二快取區塊CB1)及一對照表空間TB。 在實際應用設計上，高速緩存12可設計分割為至少二快取區塊，本實施例並非用來加以限 制。高速緩存12中的空間TB可以根據實際應用設計需求，用以儲存邏輯/實體地址對照 表。而第一快取區塊CB0及第二快取區塊CB1即是用以接收並暫存前述主機接口 11所傳 輸的數據，並且當該數據暫存於第一快取區塊CB0或第二快取區塊CB1後再進行確認及處 理以成為待存數據，進而提供給快閃記憶體接口 14。高速緩存12中快取區塊之間的實際處理情 形，將於以下做進一步的說明。 首先，第一快取區塊CB0及第二快取區塊CB1分別具有一標頭(Header)信息H，而 標頭信息H進一步區分為一邏輯區塊地址欄位LBA、一實體區塊地址欄位PBA及一組頁旗標 欄位PF0 PFn。其中，邏輯區塊地址欄位LBA及實體區塊地址欄位PBA用以指示所屬的快 取區塊CB0或CB1所對應的邏輯區塊地址及實體區塊地址；而頁旗標欄位PF0 PFn則是 用以指示所屬的快取區塊CBO或CB1中所暫存的分布在不同的頁的數據的有效性。
再者，第一快取區塊CB0及第二快取區塊CB1中更具有複數個頁地址P0 Pn，微 處理器16系控制主機接口 11以一邏輯頁(Page)為單位來將數據寫入第一快取區塊CBO 或第二快取區塊CB1的頁地址P0 Pn。並且，上述的頁旗標欄位PF0 PFn即是分別對應 快取區塊的頁地址P0 Pn，以指示頁地址P0 Pn中所儲存的暫存數據的有效性。換句話 說，當數據暫存至快取區塊時，微處理器16便會更新相對應的頁旗標欄位PF0 PFn，以指 示該數據為有效數據，而當該數據已指示為有效數據後，即表示該筆數據為欲寫入快閃記憶體15 的數據，因而形成為待存數據。其中，在本實施例中，若在頁旗標欄位PF0 PFn其中的一 設為"l"即表示所對應的頁地址的暫存數據為有效數據；反之以"0"來表示無效數據。當 然，亦可利用其它方式的設計來指示暫存數據的有效性。 高速緩存12在實際設計上可例如為鐵電式隨機存取內存(FeRAM)、磁性隨機存取 內存(MRAM)及相位變化隨機存取內存(PRAM)的任一種非揮發性內存，亦或者是採用靜態 隨機存取內存(SRAM)等揮發性內存。快閃記憶體系統1中可進一步設計有一計時器19以產生一 預設時間給微處理器16，使得微處理器16得以每隔該預設時間便控制高速緩存12中所暫 存的數據寫入快閃記憶體15中。
請再參考圖3，為本發明的高速緩存的存取運作實施例示意圖。如圖所示，假設主 機接口 11接收到主機端系統2所傳送的邏輯區塊a(LBa)的第二邏輯頁(Page 2)的數據， 並將之暫存至高速緩存12。其中，若該數據所屬的邏輯區塊地址是落於第一快取區塊CBO 所對應的邏輯區塊地址，則將該數據寫入第一快取區塊CB0中第二頁地址P2中，並且設定 對應的頁旗標欄位PF2為"l"以指示該暫存數據為有效數據。而若接下來的數據的邏輯地 址同樣是落於邏輯區塊a(LBa)，則直接在第一快取區塊CBO上更新所屬的頁地址，並將暫 存的該數據指示為有效數據；若接下來的數據的邏輯地址於前一筆數據相同(如同樣位於 第二邏輯頁P2)，則直接進行覆蓋前一筆數據。 此外，邏輯區塊a (LBa)的地址是對應於實體區塊x (PBx)的地址，於是在圖3中實 體區塊地址欄位PBA中即是儲存為PBx信息。 以下的內存數據處理過程的實施例是用以進一步說明本發明於高速緩存12與閃 存15之間的數據處理流程。 圖4A及圖4B，為本發明內存數據處理過程的第一實施例示意圖。本實施例接續上 述圖3的實施例的說明，如圖4A中所示是在P0、P2及Pn的頁地址已暫存了數據，並且也已 指示為有效數據而成為待存數據。 此時，若快閃記憶體系統l接收到另一筆為邏輯區塊b(LBb)的第零邏輯頁(Page 0)的 數據。於是，微處理器16便控制主機接口 ll及高速緩存接口 13將數據暫存至第二快取區 塊CB1的P0頁地址(如圖4A中的(1)步驟)，並且若接下來所接收到的數據同樣是落於第 二快取區塊CB1所對應的邏輯區塊地址時，則直接於第二快取區塊CB1中寫入或覆蓋數據。
此外在執行(1)步驟的同時，微處理器16會依據第一快取區塊CB0的頁旗標欄位 PFO PFn來確認第一快取區塊CBO中的數據並非全部為待存數據，於是微處理器16同步 執行一合併寫入程序(如圖4A中的(2)步驟)，控制高速緩存接口 13及快閃記憶體接口 14而將 第一快取區塊CBO中的待存數據讀出。並且再如圖4B所示，自第一快取區塊CBO中所讀出 的待存數據會與第一快取區塊CBO所對應的實體區塊(PBx)中的數據進行合併，而寫入閃 存15中的一空的實體區塊(PBs)。其中，合併寫入指的是，將第一快取區塊CBO中的待存數 據寫入快閃記憶體15空的實體區塊(PBs)中，而其餘未更新到的頁地址的數據則自第一快取區塊 CBO所對應的實體區塊(PBx)中進行讀取而寫入對應的實體區塊(PBs)，以達到合併寫入的 程序。 最後，當微處理器16控制該合併後的數據寫入至快閃記憶體15的空的實體區塊(PBs) 後，則進行更新第一快取區塊CBO的頁旗標欄位PFO PFn，以將已寫入快閃記憶體15的待存數據 指示為無效數據，並且進一步再抹除第一快取區塊CBO所對應的快閃記憶體15實體區塊(PBx)的 地址中的數據，以及將邏輯區塊LBa的地址對應至實體區塊PBs的地址。
請再參考圖5A及圖5B，為本發明內存數據處理過程的第二實施例示意圖。本實 施例同樣是接續圖3的實施例的說明，也就是在第一快取區塊CBO中已暫存了待存數據，如 圖5A中所示是在PO、 P2及Pn的頁地址已暫存了數據，並且也已指示為有效數據而成為待 存數據。 首先，同樣在接收另一筆為邏輯區塊b(LBb)的第零邏輯頁(Page 0)的數據之後， 由於該數據所屬的邏輯區塊地址是由第一快取區塊CB0轉而落於第二快取區塊CB1所對應 的邏輯區塊地址。於是，微處理器16便控制主機接口 ll將該數據暫存至第二快取區塊CBl的P0頁地址(如圖5A中的(1)步驟)。此時，微處理器16會依據第一快取區塊CBO的頁 旗標欄位PFO PFn來確認第一快取區塊CBO中並非全部存在為待存數據，於是執行合併 寫入程序(如圖5A中的(2)步驟)以控制高速緩存接口 13及快閃記憶體接口 14，由第一快取區 塊CBO所對應的快閃記憶體15實體區塊(PBx)的地址中，讀取對應第一快取區塊CBO中未寫入數 據的頁地址(未指示為待存數據的頁地址)的數據，將該些頁數據複製到第一塊曲區塊CBO 中對應的頁地址中。也就是除了 P0、P2及Pn頁地址以外，快取區塊CB0中其它的頁數據皆 由快閃記憶體15實體區塊(PBx)中對應的數據頁複製過來。隨後，更新快取區塊CBO的頁旗標字 段PFO PFn的狀態，指示快取區塊CBO中的數據為有效數據。 進而再如圖5B所示，將第一快取區塊CB0中所有已指示的待存數據寫入快閃記憶體15 空的實體區塊(PBs)。並且進行更新第一快取區塊CBO的頁旗標欄位PFO PFn的狀態，並 抹除快閃記憶體15實體區塊(PBx)的地址中的數據，將邏輯區塊LBa的地址對應至實體區塊PBs 的地址。 承上所述，在前述內存數據處理過程的第一及第二實施例中，微處理器16執行合 並寫入程序時所需進行高速緩存12及快閃記憶體15之間的數據傳輸或處理，即可透過快閃記憶體記憶 頁緩衝器18來加以暫存及作為緩衝處理。 此外，當所接收的數據所屬的邏輯區塊地址是由原快取區塊轉而落於另一快取區 塊所對應的邏輯區塊地址，且微處理器16依據原快取區塊的頁旗標欄位PFO PFn而確認 原快取區塊中已全部存在為待存數據，便讀取整個原快取區塊中的數據而直接寫入快閃記憶體15 的空的實體區塊。之後，則同樣再進行更新原快取區塊的頁旗標欄位PFO PFn以將已寫 入快閃記憶體15的待存數據指示為無效數據，並且進一步再抹除原快取區塊所對應的快閃記憶體15實 體區塊的地址中的數據，以及更新邏輯/實體地址對照表的對應關係等動作。
為了再進一步詳細揭示本發明的實際運作過程，請再參考圖6，為本發明快閃記憶體系統 的運作方法的實施例流程圖。如圖所示，本發明提供一種快閃記憶體系統的運作方法，其步驟包 括首先，進行接收一數據(S601)，並且判斷該數據所屬的邏輯區塊地址是否落於目前快 取區塊所對應的邏輯區塊地址(S603)。 若步驟(S603)的判斷結果為是，則表示目前接收到的數據與前一筆數據是暫存 在同一快取區塊中，於是便直接接收該數據並暫存至原快取區塊。然後更新原快取區塊中 的頁旗標欄位，以將數據指示為有效數據而成為待存數據(S605)。而若步驟(S603)的判 斷結果為否，則表示目前接收的數據所屬的邏輯區塊地址系由原快取區塊轉而落於另一記 憶區塊所對應的邏輯區塊地址。也就是目前接收的數據與前一筆數據屬於不同的記憶區塊 的儲存數據，所以須暫存於不同的快取區塊。於是便將目前接收的數據暫存至另一快取區 塊中，並且更新該另一快取區塊中的頁旗標欄位以將該數據指示為有效數據而成為待存數 據(S607)。而在步驟(S605)或步驟(S607)之後，則再繼續進行步驟(S601)接收數據的動 作，以當所接收的數據是落於與前一筆數據相同的快取區塊時(屬於同一記憶區塊中的數 據)，得以繼續寫入所屬的快取區塊。 此外，在步驟(S603)的判斷結果為否而執行步驟(S607)的同時，更會同步進行以 下的步驟。首先進行判斷原快取區塊是否已存滿數據且皆已指示成為待存數據(S609)。若 步驟(S609)的判斷結果為否，即表示原快取區塊中存在有非待存數據，於是便執行一合併 寫入程序(S611)，合併原快取區塊中的待存數據與原快取區塊所對應的快閃記憶體實體區塊地址中的數據，並且將合併後的數據寫入快閃記憶體一可使用的(已抹除過的)實體區塊。 反之，若步驟(S609)的判斷結果為是，即表示原快取區塊中整個區塊的數據皆已
被指示為待存數據，於是便執行一直接寫入程序(S613)，而不需與其它數據進行合併，以直
接將原快取區塊中的待存數據寫入快閃記憶體一可使用的(已抹除過的)實體區塊。 而在步驟(S611)或步驟(S613)進行寫入程序之後，則更新原快取區塊中的頁旗
標欄位，以將已寫入快閃記憶體的待存數據指示為無效數據(S615)，而得以繼續接收及暫存其它
的數據。此外，在步驟(S615)之後，則再進行抹除原快取區塊所對應的快閃記憶體實體區塊中的
數據(S617)，以及更新邏輯/實體地址對照表，以將原快取區塊屬的邏輯區塊地址對應至
先前步驟S611或S613所述的數據寫入的實體區塊的地址(S619)。藉此，藉助重複本實施
例所提供的步驟，以完成本發明快閃記憶體系統進行數據存取的運作。 綜上所述，本發明藉助增加一高速緩存，在寫入數據要儲存到快閃記憶體之前，先在高速
緩存中作處理，以減少快閃記憶體上寫入及抹除(Erase)的程序，並且再透過數據總線頻寬的分
時(Time Sharing)處理，以讓高速緩存足以依據適當的分配而提供存取。此外，本發明再
透過控制高速緩存中不同快取區塊的存取，使之得以達到同步執行數據的暫存以及數據寫
入快閃記憶體的程序。藉此，同時能有效提升快閃記憶體系統的存取效能以及內存壽命。 本發明中，邏輯/實體地址對照表可以儲存在快取區塊中的對照表空間TB中，亦
可儲存於其它空間，如主機的文件系統中。 但，以上所述，僅為本發明的具體實施例的詳細說明及附圖而已，並非用以限制本 發明，本發明的保護範圍應以權利要求書的範圍為準，任何本領域技術人員在本發明的領 域內，可輕易思及的變化或修飾皆可涵蓋在本案所界定的保護範圍之內。
權利要求
一種快閃記憶體系統，其特徵在於，包括一高速緩存，具有至少二快取區塊；及一分配器，耦接於該高速緩存，透過數據總線頻寬的分時處理，根據數據，對不同該快取區塊進行分配存取。
2. 如權利要求1所述的快閃記憶體系統，其特徵在於，所述的高速緩存可進一步包括一邏輯/實體地址對照表空間，用以儲存一邏輯/實體地址對照表。
3. 如權利要求1所述的快閃記憶體系統，其特徵在於，所述的系統可進一步包含一主機接口 ，接收該主機端系統的一數據並暫存至該高速緩存以成為一待存數據；一快閃記憶體接口 ，連接至少一快閃記憶體，並且自該高速緩存中讀取該待存數據而儲存至該快閃記憶體；及一微處理器，控制該主機接口及該快閃記憶體接口存取該高速緩存。
4. 如權利要求3所述的快閃記憶體系統，其特徵在於，所述的快取區塊分別具有一標頭信息，指示所屬的快取區塊所對應的快閃記憶體的相關信息，包括邏輯區塊地址、實體區塊地址，以及所屬的快取區塊中所暫存的數據的有效性。
5. 如權利要求4所述的快閃記憶體系統，其特徵在於，所述的標頭信息利用一組頁旗標欄位來指示該暫存數據的有效性。
6. 如權利要求5所述的快閃記憶體系統，其特徵在於，所述的微處理器系控制該主機接口以一邏輯頁為單位來將該數據寫入該高速緩存的快取區塊，該微處理器隨後更新該組頁旗標欄位以指示該數據為有效數據而形成該待存數據。
7. 如權利要求6所述的快閃記憶體系統，其特徵在於，當該數據所屬的邏輯區塊地址由其中的一該快取區塊轉而落於另一邏輯區塊地址時，則該數據寫入該另一快取區塊，並且同步對該原快取區塊中的待存數據執行一合併寫入程序或一直接寫入程序。
8. 如權利要求7所述的快閃記憶體系統，其特徵在於，若該原快取區塊中存在有非待存數據，則該微處理器執行該合併寫入程序，合併該原快取區塊中的待存數據及該原快取區塊所對應的快閃記憶體實體區塊地址中的數據，並將合併後的數據寫入該快閃記憶體中的一空的實體區塊。
9. 如權利要求8所述的快閃記憶體系統，其特徵在於，當合併後的數據寫入該快閃記憶體中該空的實體區塊後，則將該已寫入快閃記憶體的待存數據指示為無效數據，並抹除該原快取區塊所對應的該快閃記憶體實體區塊地址中的數據。
10. 如權利要求7所述的快閃記憶體系統，其特徵在於，若該原快取區塊中已暫存寫滿該數據，並且皆指示為待存數據，則該微處理器執行該直接寫入程序，直接將該待存數據寫入該快閃記憶體中的一空的實體區塊。
11. 如權利要求1所述的快閃記憶體系統，其特徵在於，所述的高速緩存為鐵電式隨機存取內存、磁性隨機存取內存、相位變化隨機存取內存及靜態隨機存取內存之一或其組合。
12. 如權利要求3所述的快閃記憶體系統，其特徵在於，進一步包含一計時器，以使該微處理器每隔一預設時間便控制該高速緩存中所暫存的數據寫入該快閃記憶體。
13. 如權利要求3所述的快閃記憶體系統，其特徵在於，進一步包含一主機端記憶頁緩衝器，連接於該主機接口及該高速緩存接口之間，用以暫存該數據而提供給該高速緩存接口 ；及一快閃記憶體記憶頁緩衝器，連接於該高速緩存接口及該快閃記憶體接口之間，用以暫存該寫入快閃記憶體的數據。
14. 一種如權利要求1所述的快閃記憶體系統的運作方法，其特徵在於，所述的運作方法的步驟包括(a) 接收該數據；(b) 依據該數據所屬的邏輯區塊地址來將該數據暫存至所對應的其中的一該快取區塊，進而指示該數據成為該待存數據；(c) 重複執行步驟(a)至(b)，直到該數據所屬的邏輯區塊地址轉而落於另一邏輯區塊地址時，則將該數據暫存至該另一快取區塊；及(d) 於步驟(c)將該數據暫存至該另一快取區塊的同時，進行一寫入程序，以將該原快取區塊中所暫存的待存數據寫入該快閃記憶體的一空的實體區塊；藉此，藉助重複上述步驟以完成該快閃記憶體系統的運作。
全文摘要
一種快閃記憶體系統，其包括一高速緩存、一高速緩存接口、一主機接口、一快閃記憶體接口及一微處理器。高速緩存接口包含一分配器用以運行一數據總線頻寬的分時(Time Sharing)處理來分配存取高速緩存。主機接口接收一主機端系統的一數據並將該數據暫存至高速緩存以成為一待存數據。快閃記憶體接口自高速緩存中讀取待存數據而儲存於至少一快閃記憶體，而微處理器控制主機接口及快閃記憶體接口來存取高速緩存。藉此，以達到提升存取效能以及內存壽命的目的。
文檔編號G06F12/02GK101739343SQ200810180828
公開日2010年6月16日 申請日期2008年11月24日 優先權日2008年11月24日
發明者林傳生, 陳明達 申請人:威剛科技股份有限公司