一種基於fpga的雙通道無縫數字延遲實現方法
2023-09-19 17:32:15
專利名稱：一種基於fpga的雙通道無縫數字延遲實現方法
技術領域：
本發明屬於信號處理技術，具體涉及數字延遲技術。
背景技術：
延遲是信號處理的一個基本操作，隨著數位技術的發展，數字延遲線在雷達、通信等領域得到越來越廣泛的應用。採用FPGA晶片，通過硬體編程實現數字延遲線是當前的一個設計趨勢。採用FPGA晶片實現數字延遲，其延遲的時長是通過預設隊列FIFO(先入先出隊列)中數據存儲區的長度來實現的。如圖1所示，當需要延時N個時鐘周期，則設置數據存儲區的長度為N。這樣，本領域的普通技術人員將會意識到，這裡所述的實施例是為了幫助讀者理解本發明的實施方法，應被理解為本發明的保護範圍並不局限於這樣的特別陳述和實施例。本領域的普通技術人員可以根據本發明公開的這些技術啟示做出各種不脫離本發明實質的其它各種具體變形和組合，這些變形和組合仍然在本發明的保護範圍內。數據存儲區中寫指針指向存儲單元與讀指針指向存儲單元間隔了長度N。每一個時鐘周期，FPGA晶片向寫指針指向存儲單元寫入數據；當數據存儲區被寫滿後，每一個時鐘周期FPGA晶片由讀指針指向存儲單元讀取數據。即從數據寫入數據存儲區到數據從數據存儲區被讀出就間隔了 N個時鐘周期，從而實現輸入數據與輸出數據之間延時N個時鐘周期。在雷達信號模擬中，根據目標的運動規律，回波信號時延會有增大或減小的變化，需對信號進行不同時長的延時處理。在輸出延時時長需修改時，應將FIFO中數據存儲區清空，按照新的時長重新設置數據存儲區大小後，等待數據裝滿再輸出新的時延的數據。數據存儲區切換所需的系統處理時間(將清空FIFO並按照新的時長重新裝載數據需要耗費的系統處理時間)導致系統出現等待數據輸出的空閒狀態。由於真實的回波環境並不存在這樣的空閒狀態，因此靈活地改變FPGA實現不同數字時延大小的切換，避免出現空閒狀態以實現「無縫」變得越來越重要。
發明內容
本發明所要解決的技術問題是，提供一種基於FPGA的無縫數字延遲線實現方法。本發明為解決上述技術問題所採用的技術方案是，一種基於FPGA的雙通道無縫數字延遲實現方法，包括以下步驟初始設置兩片FIFO數據存儲區的大小；選擇兩片數據存儲區中的一片為輸出狀態，另一片為僅寫入狀態；需進行延時的數據不間斷依序同時送入兩片數據存儲區；當數據存儲區被寫滿後，開始讀取並輸出處於輸出狀態的數據存儲區的讀指針指向存儲單元的數據，另一片處於僅寫入狀態數據存儲區寫滿後數據溢出；當輸出數據相對於輸入數據的延遲需要進行調整時，在繼續對輸出狀態的數據存儲區進行讀取的同時，對處於僅寫入狀態的數據存儲區進行清空並重新設置該數據存儲區的長度為目標延時長度；待重新設置後的處於僅寫入狀態的數據存儲區重新寫滿後，根據時序切換兩片數據存儲區的狀態。
本發明為了克服現有延遲線延遲時間更改切換佔用系統處理時間，降低系統工作效率的不足，充分考慮到FIFO的工作特點，採用兩個相同結構的FIFO數據存儲區，按不同延遲時間要求來設置並選擇不同數據存儲區對應的通道來輸出數據，當一個通道在進行重新設置時，另一個通道還在不間斷輸出數據，當通道重新設置並寫滿時，系統切換兩個通道的狀態，讀取最新設置的數據存儲區的數據，使得從該數據存儲區對應通道的輸入數據與輸出數據之間的延時滿足當前要求並避免了數據存儲區切換導致系統出現等待數據輸出的空閒狀態。更進一步的，為了使得本發明的延時的實時性最強，輸出數據相對於輸入數據的延遲需要進行調整的時機為根據目標運動規律與數據存儲區切換所需的系統處理時間，在目標延時變化之前，預先對處於僅寫入狀態的數據存儲區進行清空並重新設置該數據存儲區的長度，使得狀態切換完成後該數據存儲區開始輸出數據時，輸出數據相對於輸入數據滿足當前時刻對應的變化後目標延時。即，在目標延時變化之前，根據數據存儲區切換所需的系統處理時間提前開始進行數據存儲區切換處理，待數據存儲區切換完成後，輸出數據的延時滿足變化後的目標延時要求。本發明的有益效果是，通過兩個結構相同的FIFO數據存儲區的交替設置與交替輸出實現不同延遲輸出的無縫切換，可以更好地模擬出真實的回波環境。
圖1為現有FPGA晶片實現數字延遲的示意圖；圖2為實施例FPGA晶片實現數字延遲的示意圖。
具體實施例方式如圖2所示，實現數字延遲線需要用到1、兩個可預置數據存儲區大小的FIFO，用於保存輸入數據；用於將帶延遲的數據分送到兩個這數據存儲區的分線器；多路模擬開關MUX，用於選擇不同數據存儲區對應通道的數據作為輸出數據。FIFO採用FPGA的IP核實現。FIFO數據區大小採用USEDW信號設置。FIFO數據區清空採用CLR信號控制。基於FPGA的雙通道無縫數字延遲實現方法，以模擬的回波環境中目標的運動越來越近，回波信號時延逐漸減小為例，步驟如下步驟一、設置兩片FIFO數據存儲區的初始大小，FIF01設置長度為N，FIF02設置長度為N-1。FIFO的存取方式連續寫入時，數據依序輸入寫指針指向的存儲單元；讀取時，從讀指針指向的存儲單元讀取數據，設置數據存儲區長度後，輸出數據延遲時間與存儲區長度對應。步驟二、輸入數據依序同時送入FIF01和FIF02，直至數據區被寫滿。步驟三、數據寫滿後，由MUX根據當前的目標延遲值選擇從FIF01或FIF02讀指針指向的存儲單元讀取數據。當選擇某一片FIFO進行讀取數據，則MUX將開通該FIFO的輸出通道，即該FIFO處於數據輸出的狀態；另一片FIFO數據不能輸出，處於僅寫入狀態，數據寫滿後溢出。選擇由FIF01讀數時，輸出數據相對於輸入數據延遲N個時鐘周期；選擇由FIF02讀數時，輸出數據相對於輸入數據延遲N-1個時鐘周期。
步驟四、如當前選擇FIF02進行數據輸出。在對FIF02讀數的同時，根據目標運動規律，下一次時延調整所需延遲由N-1個時鐘周期調整為N-2個時鐘周期，此時可通過控制信號CLR將FIFOl清空，設置USEDW，使得FIFOl數據存儲區長度為N-2，待FIFOl重新寫滿後，根據時序切換為由FIFOl輸出，輸出數據相對於輸入數據延遲N-2個時鐘周期。步驟五、當輸出數據相對於輸入數據的延遲需由N-2調整為N-3個時鐘周期時，可在對FIFOl讀數的同時，通過控制信號CLR將FIF02清空，設置USEDW，使得FIF02數據存儲區長度為^3，待FIF02重新寫滿後，根據時序切換為由FIF02輸出，輸出數據相對於輸入數據延遲N-3個時鐘周期。通過交替設置、切換FIFOl與FIF02，可實現信號時延由N_3個時鐘周期到I個時鐘周期的變化。達到需調整的時延後，停止切換FIFO工作狀態。經過上述步驟處理，即可得到符合延時要求的輸出信號，由於兩個不同延遲時間的延遲輸出分別由兩片FIFO實現，並通過切換開關進行選擇，可實現無縫延遲，避免系統出現等待數據輸出的空閒狀態。可選的，在步驟一中，對數據存儲區的初始大小進行設置時，兩片FIFO的長度也可以設置為相同或不同長度。如設置為不同長度，兩片FIFO的長度之差可以是延遲調整的步長，實施例中設置的延遲調整步長為I個時鐘周期，當然也不僅限於此，可以根據實際需求將2或3甚至更長的時鐘周期作為延遲調整步長。
可選的，在步驟三中，實施例MUX對初始化之後的兩片FIFO進行第一讀取選擇是在FIFO寫滿之後。同樣的，也可以在兩片FIFO初始設置時默認某一片FIFO為初始讀取的對象，默認其為輸出狀態，當該FIFO寫滿後對該FIFO讀指針指向存儲單元進行讀取並由MUX開通該FIFO的輸出通道。用於選擇不同數據存儲區對應通道的數據作為輸出數據的模塊不限於現多路模擬開關MUX還可以是其它相同選擇功能的模塊。甚至，這個選擇模塊可以同時接收來自兩個FIFO對應通道的數據，再根據目標延時選擇輸出一個通道(輸出狀態)的數據，丟棄另一個通道(僅寫入狀態)的數據。實施例採用雷達信號模擬器作為平臺，根據模擬目標與雷達的相對位置和目標的運動方式，從目標進入雷達波束主瓣到目標離開雷達波束主瓣，一共收到M個回波脈衝。其第一個脈衝重複周期的回波信號與發射信號間的延遲為500時鐘周期，第二個脈衝重複周期的回波信號與發射信號間的延遲為499時鐘周期，以此類推，第M個回波信號與發射信號間的延遲為500-M+1個時鐘周期，因此需設置的FIFO大小為50(T500-M+1。步驟一、設置兩片FIFO數據存儲區的大小，FIF01設置長度為500，FIF02設置長度為499。步驟二、數據依序同時送入FIF01和FIF02，直至數據區被寫滿。步驟三、數據寫滿後，根據模擬目標與雷達的相對位置和目標的運動方式，由選擇開關選擇首先從FIF01中讀取數據，輸出數據相對於輸入數據延遲500個時鐘周期；當目標延遲需要調整為499時，由選擇開關選擇從FIF02中讀取數據，輸出數據相對於輸入數據延遲499個時鐘周期。
步驟四、根據實施例假設條件，在對FIF02讀數的同時，下一次所需時延應調整為498，則通過控制信號CLR將FIFOl清空，設置USEDW，使得FIFOl數據存儲區減少2個長度單位，待FIFOl重新寫滿後，根據時序切換為由FIFOl輸出，輸出數據相對於輸入數據延遲498個時鐘周期。步驟五、在對FIFOl讀數的同時，下一次所需時延應調整為497，則通過控制信號CLR將FIF02清空，設置USEDW，使得FIF02數據存儲區減少兩個單元，待FIF02重新寫滿後，根據時序切換為由FIF02輸出，輸出數據相對於輸入數據延遲497個時鐘周期。步驟六、交替進行步驟四和步驟五，可實現信號時延由498個時鐘周期到50(T500-M+1個時鐘周期的變化。本領域的普通技術人員將會意識到，這裡所述的實施例是為了幫助讀者理解本發明的實施方法，應被理解為本發明的保護範圍並不局限於這樣的特別陳述和實施例。本領域的普通技術人員可以根據本發明公開的這些技術啟示做出各種不脫離本發明實質的其它各種具體變形和組合，這些變形和組合仍然在本發明的保護範圍內。
權利要求
1.一種基於FPGA的雙通道無縫數字延遲實現方法，其特徵在於，包括以下步驟 初始設置兩片FIFO數據存儲區的大小；選擇兩片數據存儲區中的一片為輸出狀態，另一片為僅寫入狀態；需進行延時的數據不間斷依序同時送入兩片數據存儲區； 當數據存儲區被寫滿後，開始讀取並輸出處於輸出狀態的數據存儲區的數據，另一片處於僅寫入狀態數據存儲區寫滿後數據溢出； 當輸出數據相對於輸入數據的延遲需要進行調整時，在對輸出狀態的數據存儲區進行讀取的同時，對處於僅寫入狀態的數據存儲區進行清空並重新設置該數據存儲區的長度；待重新設置數據存儲區的長度後，處於僅寫入狀態的數據存儲區開始緩存數據，重新寫滿後，根據時序切換兩片數據存儲區的狀態。
2.如權利要求1所述一種基於FPGA的雙通道無縫數字延遲實現方法，其特徵在於，輸出數據相對於輸入數據的延遲需要進行調整的時機為根據目標運動規律與數據存儲區切換所需的系統處理時間，在目標延時變化之前，預先對處於僅寫入狀態的數據存儲區進行清空並重新設置該數據存儲區的長度，使得狀態切換完成後該數據存儲區開始輸出數據時，輸出數據相對於輸入數據滿足當前時刻對應的變化後目標延時。
3.如權利要求1所述一種基於FPGA的雙通道無縫數字延遲實現方法，其特徵在於，對數據存儲區的初始大小進行設置時，兩片FIFO數據存儲區的長度設置為相同長度。
4.如權利要求1所述一種基於FPGA的雙通道無縫數字延遲實現方法，其特徵在於，對數據存儲區的初始大小進行設置時，兩片FIFO數據存儲區的長度設置為不同長度，兩片FIFO的長度之差為延遲調整的步長。
5.如權利要求1所述一種基於FPGA的雙通道無縫數字延遲實現方法，其特徵在於，對初始化設置之後的兩片數據存儲區進行第一次狀態選擇是在數據存儲區第一次寫滿之後。
6.如權利要求1所述一種基於FPGA的雙通道無縫數字延遲實現方法，其特徵在於，對初始化設置之後的兩片數據存儲區進行第一次狀態選擇是對數據存儲區進行數據寫入之前。
7.如權利要求1所述一種基於FPGA的雙通道無縫數字延遲實現方法，其特徵在於，所述兩片FIFO數據存儲區採用FPGA的IP核實現。
8.如權利要求1所述一種基於FPGA的雙通道無縫數字延遲實現方法，其特徵在於，採用USEDW信號對兩片FIFO數據存儲區大小進行設置。
9.如權利要求1所述一種基於FPGA的雙通道無縫數字延遲實現方法，其特徵在於，採用CLR信號控制數據存儲區清空。
全文摘要
本發明提供一種基於FPGA的雙通道無縫數字延遲實現方法，為了克服現有延遲線延遲時間更改切換佔用系統處理時間，降低系統工作效率的不足，充分考慮到FIFO的工作特點，採用兩個相同結構的FIFO數據存儲區，按不同延遲時間要求來設置並選擇不同數據存儲區對應的通道來輸出數據，當一個通道在進行重新設置時，另一個通道還在不間斷輸出數據，當通道重新設置並寫滿時，系統切換兩個通道的狀態，讀取最新設置的數據存儲區的數據，使得從該數據存儲區對應通道的輸入數據與輸出數據之間的延時滿足當前要求並避免了數據存儲區切換導致系統出現等待數據輸出的空閒狀態，實現不同延遲輸出的無縫切換，可以更好地模擬出真實的回波環境。
文檔編號H03L7/06GK103066997SQ20121049709
公開日2013年4月24日 申請日期2012年11月29日 優先權日2012年11月29日
發明者崔明雷, 錢璐, 鄒林, 於雪蓮, 周雲, 汪學剛 申請人:電子科技大學