通過半導體製程所製造的存儲器及其製造方法
2023-05-29 18:32:46
專利名稱：通過半導體製程所製造的存儲器及其製造方法
技術領域：
本發明提供一種存儲器以及其相關製造方法，尤指一種具有改良型電源分布網絡的嵌入式存儲器以及其相關製造方法。
背景技術：
如業界所公知，存儲器已經成為現今電子產品中不可或缺的一部份。舉例來說，在行動電話，電腦系統，以及個人數字助理(PDA)之中，皆具有存儲器以儲存所需要的資料或是指令碼。此外，由於科技的突飛猛進，電子產品的處理速度越來越快，並且電子產品的大小越來越小；換句話說，這也同時代表了電子產品內部的存儲器也必須更小，以及其處理速度也必須增快，來因應使用者的需求。
請參閱圖1，圖1為現有存儲器100的示意圖。存儲器100經由一半導體製程製作完成，存儲器100包含有一基底(substrate)110，一存儲單元陣列(memory cell array)120，一周邊電路(peripheral circuit)130，以及多個電源供應環(power ring)140a、140b。在此請注意，存儲單元陣列120，周邊電路130，以及電源供應環140a、140b皆形成於基底110上，或是形成於基底110上層。在此，存儲單元陣列120包含有多個存儲器單元(未顯示於圖中)，用來儲存資料，周邊電路130用來存取存儲單元陣列120；舉例來說，周邊電路130可包含有一地址解碼器，用來根據一接收到的存儲器地址資訊以決定一存儲器單元。如業界所公知，電源供應環140a、140b的一可連接至一電源(未顯示於圖中)用來傳送一操作電壓至存儲單元陣列120以及周邊電路130；而另一電源供應環140a、140b則接地，用來提供一接地電壓至存儲單元陣列120以及周邊電路130。此外，如業界所公知，電源供應環140a、140b形成於基底110之上，並且環繞存儲單元陣列120以及周邊電路130；因此，電源供應環140a、140b是經由多條導線(未顯示於圖中)，電連接至存儲單元陣列120以及周邊電路130。
這樣的電源供應環架構具有兩個主要的問題。第一個問題為一電源電壓降(I-R drop)，所謂的電源電壓降(I-R drop)是因為存儲單元陣列120以及周邊電路130皆連接至電源供應環140a、140b，當電流流經內部電路(在此，內部電路是指存儲單元陣列120以及周邊電路130)與外部的電源供應環140a、140b之間時，會因為之間連接的導線，而導致額外的電壓消耗因此，這樣的現象會導致電源消耗變大，以及內部電路的效能變差。此外，第二個問題為電源供應環的面積消耗；在此，如前所述，因為存儲器的容量要上升，因此存儲器單元的數量必須增加，也因此，存儲單元陣列120的大小也隨之增加，在此同時，如果存儲器的處理速度也要增加，換句話說，存儲器的操作頻率必須更高，因此也需要更大的充放電流來對存儲單元陣列120充放電；因此，電源供應環140a、140b的寬度必須更寬來因應增加的充放電流。而由於電源供應環140a、140b環繞在內部電路的外部，更寬的電源供應環140a、140b會佔據存儲器100更大的空間，也因此增加了整體存儲器晶片的面積。
發明內容
本發明的主要目的之一在於提供一種存儲器，尤指一種具有改良型電源分布網絡的嵌入式存儲器以及其相關製造方法，以解決上述問題。
本發明的具體的技術方案為一種通過透過一半導體製程製造的存儲器，該存儲器包含有一基底；一存儲單元陣列，形成於該基底上；一周邊電路，形成於該基底上並且電連接於該存儲單元陣列，用來控制該存儲單元陣列的存取；以及一電源分布網絡，大體上(substantially)形成於該周邊電路或該存儲單元陣列的上方。該電源分布網絡電連接於該周邊電路以及該存儲單元陣列，用來提供電源至該周邊電路以及該存儲單元陣列。
此外，本發明另揭露一種通過半導體製程來製造存儲器的方法，該方法包含有提供一基底；於該基底上形成一存儲單元陣列；於該基底上形成一周邊裝置，並且將該周邊裝置電連接至該存儲單元陣列來控制該存儲單元陣列的存取；以及大體上於該周邊裝置或是該存儲單元陣列的上方形成一電源分布網絡，並且將該電源分布網絡電連接至該存儲單元陣列以及該周邊裝置來提供電源至該存儲單元陣列以及該周邊裝置。
本發明存儲器以及其相關製造方法具有一改良型電源分布網絡，因此本發明減少了存儲器晶片所需佔用的空間，並且也同時防止了不必要的電源電壓降(I-R drop)，所以本發明存儲器可更有效率地運作，並且具有較小的晶片面積。
圖1為現有的存儲器的示意圖。
圖2為本發明第一實施例的存儲器的示意圖。
圖3為本發明第二實施例的存儲器的示意圖。
圖4為本發明第三實施例的具有兩個存儲單元陣列的存儲器的示意圖。
圖5為本發明第四實施例的具有兩個存儲單元陣列的存儲器的示意圖。
符號說明100、200、300、400、500存儲器110、210、310、410、510基底120、220、320、420a、420b、520a、520b 存儲單元陣列130、230、330、430、530周邊電路140a、140b 電源供應環240、340、440、540 電源分布網絡242、244 導線350a、350b、550a、550b 保護環
具體實施例方式
請參閱圖2，圖2為本發明第一實施例的存儲器200的示意圖。在本實施例之中，存儲器200包含有一基底(substrate)210，一存儲單元陣列(memorycell array)220，一周邊電路(peripheral circuit)230，以及一電源分布網絡(power distribution network)240。在此請注意，圖1與圖2中的同名元件皆具有相同的功能與操作，故不另贅述於此。
如圖2所示，存儲單元陣列220以及周邊電路230形成於該基底210，然而，電源分布網絡240形成於該周邊電路230之上，而非直接形成於該基底210。根據半導體製程的基本概念，可以於基底210上面形成一些金屬連接層。一般來說，一個標準的0.25μm的製程，可以於基底210上面允許設置5～6層的金屬連接層，但是，存儲單元陣列220通常就佔去了4～5層，而周邊電路230卻僅僅只佔據2～3層。因此，對於周邊電路230的更上層(在此指第4層，第5層，第6層)就可以用來容納其他的電路，也就是說，電源分布網絡240可以建置在周邊電路230的更上層(譬如第4層)。如前所述，電源分布網絡240電連接至周邊電路230來供應所需的操作電壓以及接地電壓。在本實施例之中，電源分布網絡240包含有多條導線242、244；舉例來說，導線242可視為一電源線，用來傳遞該操作電壓，而導線244可視為一接地線，用來提供該接地電壓；在此，既然電源分布網絡240建置於周邊電路230的上面，電源分布網絡240可以由更短的導線連接至周邊電路230。因此，這樣便消除了先前所述的電源電壓降(I-R drop)現象。此外，由於電源分布網絡240建置在周邊電路230的上面，而非如前述的電源環140a、140b建置在內部電路外面，因此也節省了晶片的面積，確實地減少晶片的大小。
請參閱圖3，圖3為本發明第二實施例的存儲器300的示意圖。存儲器300包含有一基底310，一存儲單元陣列320，一周邊電路330，以及一電源分布網絡340。存儲器300與圖2所示的存儲器200非常類似。基底310，存儲單元陣列320，以及周邊電路330的功能，操作，以及結構皆與圖2所示的基底210，存儲單元陣列220，以及周邊電路230相同。存儲器300與圖2所示的存儲器200唯一的差別在於存儲器300包含有保護環(guard ring)350a、350b，環繞於內部電路(在此是指存儲單元陣列320，周邊電路330，以及電源分布網絡340)的外面。保護環350a、350b是用來防止存儲單元陣列320，周邊電路330，以及電源分布網絡340受到噪音幹擾。此外，保護環350a、350b的寬度可為該半導體製程的最小線寬，因此，保護環350a、350b僅僅只佔據非常小的面積。舉例來說，接地的保護環350a電連接至一N+區域，以形成一N+/PW接面，以及保護環350b電連接至一P+區域，以形成一P+/NW接面；因此，該N+/PW接面以及該P+/NW接面可用來減少外部的噪音。
在此請注意，在第一實施例以及第二實施例之中，電源分布網絡240、340形成於周邊電路230、330的上層，然而，實際上電源分布網絡240，340亦可形成於存儲單元陣列220、320的上層，或是其他可能的上層區域。這些可能的變化均屬本發明的範疇之內。
此外，在此請另注意，在第一實施例以及第二實施例之中，存儲單元陣列的數目僅僅只作為一實施例，而非本發明的限制。換句話說，本發明的電源分布網絡可以實施於具有多個存儲單元陣列的存儲器中，在此請參閱圖4，圖4為本發明第三實施例的具有兩個存儲單元陣列420a、420b的存儲器400的示意圖。此外，請另參閱圖5，圖5為本發明第四實施例的具有兩個存儲單元陣列520a、520b的存儲器500的示意圖。在此請注意，在這些實施例之中的同名元件具有相同的功能與運作，為了簡化說明，在此亦不另贅述。
此外，如圖2至圖5所示的電源分布網絡240、340、440、540皆具有兩導線，以傳遞該操作電壓以及該接地電壓，然而，導線的數量並沒有限制，換句話說，電源分布網絡240、340、440、540的結構僅僅只為本發明實施例，而非本發明的限制。
在此請注意，前述的存儲器200、300、400、500可以整合於一邏輯核心(logic core)，用來根據該邏輯核心的處理以儲存資料。換句話說，存儲器200、300、400、500可為該邏輯核心的嵌入式(embedded)存儲器。
相較於現有技術，本發明存儲器以及其相關製造方法具有一改良型電源分布網絡，因此本發明減少了存儲器晶片所需佔用的空間，並且同時也防止了不必要的電源電壓降(I-R drop)，所以本發明存儲器可更有效率地運作，並且具有較小的晶片面積。
以上所述僅為本發明的較佳實施例，凡依本發明申請專利範圍所做的均等變化與修飾，皆應屬本發明的涵蓋範圍。
權利要求
1.一種通過半導體製程所製造的存儲器，其特徵在於，包含有一基底；一存儲單元陣列，形成於該基底之上；一周邊電路，形成於該基底上並且電連接於該存儲單元陣列，用來控制該存儲單元陣列的存取；以及一電源分布網絡，其大體上形成於該周邊電路或該存儲單元陣列的上方，該電源分布網絡電連接於該周邊電路以及該存儲單元陣列，用來提供電源至該周邊電路以及該存儲單元陣列。
2.如權利要求1所述的存儲器，其特徵在於，另包含有至少一保護環，形成於該基底上並且環繞該存儲單元陣列以及該周邊電路，用來防止該存儲單元陣列以及該周邊電路受到噪音幹擾。
3.如權利要求2所述的存儲器，其特徵在於，該保護環的寬度為該半導體製程的最小線寬。
4.如權利要求1所述的存儲器，其特徵在於，為一邏輯核心的一嵌入式存儲器。
5.一種通過半導體製程來製造存儲器的方法，其特徵在於，包含有下列步驟提供一基底；於該基底上形成一存儲單元陣列；於該基底上形成一周邊裝置，並且將該周邊裝置電連接至該存儲單元陣列來控制該存儲單元陣列的存取；以及大體上於該周邊裝置或是該存儲單元陣列的上方形成一電源分布網絡，並且將該電源分布網絡電連接至該存儲單元陣列以及該周邊裝置來提供電源至該存儲單元陣列以及該周邊裝置。
6.如權利要求5所述的方法，其特徵在於，另包含有以下步驟於該基底上至少形成一保護環，並且使用該保護環來環繞該存儲單元陣列以及該周邊電路以防止該存儲單元陣列以及該周邊電路受到噪音幹擾。
7.如權利要求6所述的方法，其特徵在於，該保護環的寬度為該半導體製程的最小線寬。
8.如權利要求5所述的方法，其特徵在於，該存儲器為一邏輯核心的一嵌入式存儲器。
全文摘要
本發明為一種通過半導體製程所製作的存儲器，該存儲器包含有一基底，一存儲單元陣列形成於該基底上；一周邊電路形成於該基底上並且電連接於該存儲單元陣列，用來控制該存儲單元陣列的存取；以及一電源分配網絡大體上形成於該周邊電路或是該存儲單元陣列的上方。該電源分配網絡電連接於該周邊電路以及該存儲單元陣列，用來提供該周邊電路以及該存儲單元陣列所需的電源。
文檔編號H01L21/8239GK1776913SQ20051008063
公開日2006年5月24日 申請日期2005年7月4日 優先權日2004年11月17日
發明者遊永傑, 陳文淋, 王柏森, 黃世煌 申請人:聯發科技股份有限公司