一種多路高速adc同步採集電路的製作方法
2023-06-04 09:30:36
一種多路高速adc同步採集電路的製作方法
【專利摘要】一種多路高速ADC同步採集電路，包括4個ADC、一組與ADC適配的ADC電源、同步時鐘產生電路和寬頻信號調理電路；ADC電源分別與ADC連接，所述寬頻調理電路輸出端分別接入ADC的輸入端，同步時鐘產生電路輸出端分為四路接入每個ADC，ADC輸出端接入FMC電路；同步時鐘產生電路包括時鐘產生晶片和零延遲時鐘晶片；寬頻調理電路包括依次連接的前端濾波電路、交流耦合電路和阻抗匹配電路。時鐘產生晶片的時鐘均方根抖動小於400fs，為了滿足ADC的信噪比和同步性，選擇抖動性能好的時鐘源有利於電路工作。通過寬頻調理電路可有效濾除高中頻信號輸入時的噪聲和幹擾，採用同步時鐘產生電路，有效保證信號輸出的同步。
【專利說明】—種多路高速ADC同步採集電路
【技術領域】
[0001]本實用新型涉及一種同步採集電路，尤其是一種多路高速ADC同步採集電路。
【背景技術】
[0002]高速ADC是基於軟體無線電平臺的接收設備的關鍵部分，ADC性能的好壞直接影響系統的整體性能。對於需要對多路信號同步採集、處理的系統，對ADC的同步性以及信噪比(SNR)要求十分苛刻，採樣時鐘的要求也非常敏感，因此對ADC的採樣時鐘質量有著嚴格的要求，現有技術中，ADC的同步性及SNR等性能成為制約軟體無線電平臺性能提升的瓶頸。
[0003]如何在保證信號採集的同時，保持信號相位穩定，並能避免現有技術中複雜的接受設備，成為研究的重要方向，也是市場需求的必然趨勢。
實用新型內容
[0004]實用新型目的:為了克服現有技術的不足，。
[0005]技術方案:一種多路高速ADC同步採集電路，包括4個ADC、一組與ADC適配的ADC電源、同步時鐘產生電路和寬頻信號調理電路；
[0006]ADC電源分別與ADC連接，所述寬頻調理電路輸出端分別接入ADC的輸入端，同步時鐘產生電路輸出端分為四路接入每個ADC，ADC輸出端接入FMC電路；
[0007]同步時鐘產生電路包括時鐘產生晶片和零延遲時鐘晶片；
[0008]寬頻調理電路包括依次連接的前端濾波電路、交流耦合電路和阻抗匹配電路。
[0009]時鐘產生晶片的時鐘均方根抖動小於400fs，為了滿足ADC的信噪比和同步性，選擇抖動性能好的時鐘源有利於電路工作。
[0010]有益效果:通過寬頻調理電路可有效濾除高中頻信號輸入時的噪聲和幹擾，採用同步時鐘產生電路，有效保證信號輸出的同步。
【專利附圖】
【附圖說明】
[0011]圖1為系統組成框圖
[0012]圖2為SNR與時鐘抖動的關係
[0013]圖3為ADC輸入端時鐘匹配電路
[0014]圖4為寬頻信號調理電路
[0015]圖5為同步性測試結果圖
[0016]圖6為ADC採集輸出的SNR性能
【具體實施方式】
[0017]下面結合附圖對本實用新型做更進一步的解釋。
[0018]結合圖1所示，一種多路高速ADC同步採集電路，其特徵在於，包括4個ADC、一組與ADC適配的ADC電源、同步時鐘產生電路和寬頻信號調理電路；
[0019]所述ADC電源分別接入ADC，所述寬頻調理電路輸出端分別接入ADC的輸入端，所述同步時鐘產生電路輸出端分為四路接入每個ADC，ADC輸出端接入FMC電路；
[0020]所述同步時鐘產生電路包括時鐘產生晶片和零延遲時鐘晶片；
[0021]所述寬頻調理電路包括前端濾波電路、交流耦合電路和阻抗匹配電路；
[0022]高速ADC，尤其是對於量化位寬大於14bit的ADC，ADC的信噪比(SNR)對採樣時鐘的要求非常敏感，因此對ADC的採樣時鐘質量有著嚴格的要求。為了滿足ADC的信噪比和同步性，需要選擇抖動性能較好的時鐘源。高速ADC的理想SNR與中頻輸入、採樣率等的關係如公式I所示:
[0023]SNR (dB)=201og (1/2 JifAtj) (I)
[0024]其中:fA是被數位化的最高頻率，tj是被採樣時鐘的RMS抖動，波形關係如圖2所示。本實例中，系統採樣率為125MHz，輸入的最高模擬頻率為80MHz，要達到75dB的SNR，要求時鐘均方根(RMS)抖動小於400fs。因此選擇時鐘晶片時，均方根抖動指標要小於0.4ps,本實例選擇silicon labs的時鐘產生晶片si570，該晶片RMS抖動小於0.4ps。si570可以通過I2C總線對內部時鐘進行配置，可以輸出系統需要的頻點，頻率穩定度為7ppm。該晶片支持LVPECL輸出，可以有效降低時鐘傳輸過程中帶來的幹擾。
[0025]為了給4路ADC提供同步時鐘源，需要將低抖動時鐘產生晶片產生的時鐘經過零延遲的時鐘緩衝器產生4路差分時鐘輸出給各路ADC，輸出電平為LVPECL電平格式。本實例選擇ICS853S111BI時鐘緩衝器。
[0026]本實例中，同步時鐘產生電路中的時鐘源的產生兼容內部時鐘源產生和外部時鐘產生兩種方式，外部時鐘產生也可以經過時鐘緩衝器輸出四路同步時鐘。為了保證時鐘同步，四組時鐘輸出線要做好阻抗匹配及等長處理。時鐘輸出布線要做到差分阻抗100Ω。等長線P端和N端長度誤差小於5mil。如圖3所示，時鐘輸入ADC的接收端要做好匹配。
[0027]寬頻信號調理電路主要由前端濾波電路、交流耦合電路，阻抗匹配電路等組成，主要實現對輸入模擬信號的信號調理功能。該電路為交流耦合電路，支持前端輸入模擬信號為交流耦合信號，直流信號無法通過。
[0028]該電路前端C97，C98，C99為兼容設計，啟動濾除特定幹擾的作用。Tl和T2為兩級變壓器交流耦合電路，選用晶片為wbcl-llb，該器件具有300kHz-800MHz的模擬輸入帶寬，使得ADC前端模擬信號輸入支持較寬的頻段。
[0029]如圖4所示，兩級變壓器互補級聯耦合可以有效濾除高中頻信號輸入時的噪聲和幹擾，將信號調理到滿足AD9265模擬信號輸入的水平。VCOMl為ADC輸出的模擬信號輸入的參考電壓。使模擬輸入電壓的電平與ADC電壓匹配。
[0030]同步性測試實例:採用對高速ADC同步時鐘產生技術以及高速ADC的前端信號調理技術，布局布線技術對高速多路ADC同步採集電路進行設計。該設計結果在FPGA信號處理板上進行測試驗證。
[0031]測試條件:信號源產生IMHz正弦波，峰值為lVpp。處理板採用Virtex_5平臺的帶有FMC接口的FPGA處理板以及4路ADC採集板。
[0032]測試方法:信號源產生的正弦波輸入ADC的四路模擬輸入上，ADC採樣時鐘設置為125MHz，採集的數據經FMC傳給FPGA，利用ISE的chipscope工具抓出採集的對比分析，可以得到四路ADC的同步性，得到的結果如圖5所示。
[0033]本設計測試時採用125MHz的採樣率對頻率為1MHz，幅度為IVpp的單音正弦信號進行採樣。每個信號周期可以採125個樣點，每個採樣周期對應的相位誤差為:(125/365)°，圖6可以看出，兩路採集信號的誤差在I個採樣周期內，I個採樣周期對於的誤差約為0.35°，同步性小於1°完全滿足設計指標。將採集的數據導出後，經數據分析，得到採集信號的SNR如圖6所示；
[0034]圖6可得到lVpp，125MHz對IMHz的信號進行採集，信噪比SNR為74.6dBFS,無雜散動態範圍(SFDR)為88dBFS。滿足系統設計中的高SNR要求。
[0035]本實例完成了一種基於高速ADC的4路同步數據採集系統，同步性誤差小於1°。系統可廣泛應用於對信號同步要求較高，或者對採樣信號的帶寬要求較高的領域，可以應用於無線通信，電子偵察，數字儀表，導航，探測，電子對抗等多種領域。
[0036]以上所述僅是本實用新型的優選實施方式，應當指出，對於本【技術領域】的普通技術人員來說，在不脫離本實用新型原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應視為本實用新型的保護範圍。
【權利要求】
1.一種多路高速ADC同步採集電路，其特徵在於，包括4個ADC、一組與ADC適配的ADC電源、同步時鐘產生電路和寬頻信號調理電路； 所述ADC電源分別與ADC連接，所述寬頻調理電路輸出端分別接入ADC的輸入端，所述同步時鐘產生電路輸出端分為四路接入每個ADC，ADC輸出端接入FMC電路； 所述同步時鐘產生電路包括時鐘產生晶片和零延遲時鐘晶片； 所述寬頻調理電路包括依次連接的前端濾波電路、交流耦合電路和阻抗匹配電路。
2.如權利要求1所述的多路高速ADC同步採集電路，其特徵在於，所述時鐘產生晶片的時鐘均方根抖動小於400fs。
3.如權利要求1所述的多路高速ADC同步採集電路，其特徵在於，所述交流耦合電路為兩級變壓器交流耦合電路。
【文檔編號】H03M1/54GK203775189SQ201420002752
【公開日】2014年8月13日 申請日期:2014年1月2日 優先權日:2014年1月2日
【發明者】秦豔召 申請人:南京熊貓電子股份有限公司, 南京熊貓通信科技有限公司, 南京熊貓漢達科技有限公司