零中頻接收機及其直流洩漏抑制方法
2023-05-28 07:43:21
專利名稱：零中頻接收機及其直流洩漏抑制方法
技術領域：
本發明涉及無線通信技術領域，特別涉及一種零中頻接收機及其直流洩漏抑制方法。
背景技術：
零中頻接收機具有體積小、成本低和易於單片集成等有優點，已成為射頻接收機中極具競爭力的一種結構，在無線通信領域中受到廣泛關注，但直流洩漏問題成為限制零中頻接收機應用的障礙。直流洩漏直接影響信號的解調，對WCDMA和CDMA2000信號解調的影響尤其顯著。另外，直流洩漏問題還會影響LTE小信號帶內雜散指標。零中頻接收機上行鏈路的零中頻調製器自身帶有直流洩漏抑制功能，但其只能將直流洩漏抑制到_40dbm左右，這離上行底噪要求即-120dbm還有很大差距。
發明內容
本發明實施例提出了一種零中頻接收機及其直流洩漏抑制方法，以抑制零中頻接收機的直流洩漏。本發明實施例零中頻接收機的直流洩漏抑制方法，包括步驟:接收並抓取模數轉換晶片輸出的I/Q數據；對抓取的I路數據進行加和求平均運算，得到I路數據的直流校正差值，同時，對抓取的Q路數據進行加和求平均運算，得到Q路數據的直流校正差值；用從所述模數轉換晶片接收到的I路數據減去所述I路數據的直流校正差值，同時，用從所述模數轉換晶片接收到的Q路數據減去所述Q路數據的直流校正差值；將減去直流校正差值後的I路數據和Q路數據發送至FPGA晶片。優選地，所述步驟對抓取的I路數據進行加和求平均運算中的I路數據為有符號的I路數據，所述步驟對抓取的Q路數據進行加和求平均運算中的Q路數據為有符號的Q路數據。優選地，所述步驟抓取模數轉換晶片輸出的I/Q數據具體為:以64K為單位，分別對模數轉換晶片輸出的I路數據和Q路數據進行抓取；所述步驟對抓取的I路數據進行加和求平均運算具體為:依次對抓取的每64K的I路數據進行加和求平均；所述步驟對抓取的Q路數據進行加和求平均運算具體為:依次對抓取的每64K的Q路數據進行加和求平均。本發明實施例零中頻接收機，其上行鏈路包括依次相連的濾波器、放大器、零中頻調製器、模數轉換晶片和FPGA晶片，以及與所述零中頻調製器相連的射頻本振，其特徵在於，在所述數模轉換晶片與所述FPGA晶片之間還包括直流洩流校正模塊，所述直流洩漏校正模塊包括:
I路數據接收模塊，用於接收所述模數轉換晶片輸出的I路數據；Q路數據接收模塊，用於接收所述模數轉換晶片輸出的Q路數據；I路信號抓取模塊，用於抓取所述I路數據接收模塊接收到的I路數據；Q路信號抓取模塊，用於抓取所述I路數據接收模塊接收到的Q路數據；I路差值計算模塊，用於對所述I路信號抓取模塊抓取的I路數據進行加和求平均，得到I路直流洩漏校正差值；Q路差值計算模塊，用於對所述Q路信號抓取模塊抓取的Q路數據進行加和求平均，得到Q路直流洩漏校正差值；I路直流洩漏校正模塊，用於將所述I路數據接收模塊接收到的I路數據減去所述I路差值計算模塊計算的I路直流洩漏校正差值，並將所得結果發送至所述FPGA晶片；Q路直流洩漏校正模塊，用於將所述Q路數據接收模塊接收到的Q路數據減去所述Q路差值計算模塊計算的Q路直流洩漏校正差值，並將所得結果發送至所述FPGA晶片。優選地，所述I路差值計算模塊用於對所述I路信號抓取模塊抓取的有符號的I路數據進行加和求平均；所述Q路差值計算模塊用於對所述Q路信號抓取模塊抓取的有符號的Q路數據進行加和求平均。優選地，所述I路信號抓取模塊和所述Q路信號抓取模塊分別以64K為單位對I路數據和Q路數據進行抓取；所述I路差值計算模塊依次對所述I路信號抓取模塊抓取的每64K的I路數據進行加和求平均；所述Q路差值計算模塊依次對所述Q路信號抓取模塊抓取的每64K的Q路數據進行加和求平均。優選地，所述直流洩漏校正模塊由所述FPGA晶片實現。本發明實施例零中頻接收機及其直流洩漏抑制方法，分別抓取數模轉換晶片輸出的I路數據和Q路數據，再分別計算抓取的I路數據和Q路的加和平均值，得到I路和Q路的直流洩漏校正差值，將接收到的I路數據和Q路數據分別減去各自的直流洩漏校正差值，既完成了 I/Q數據的直流洩漏校正。由於是根據接收到的數據來計算校正差值，再根據此校正差值對接收到的數據進行校正，因此本發明實施例零中頻接收機及其直流洩漏抑制方法的實時性強，且校正方法簡單有效。
圖1是本發明零中頻接收機直流洩漏抑制方法的流程示意圖；圖2是現有技術零中頻接收機的結構示意圖；圖3是本發明零中頻接收機的結構示意圖；圖4是本發明零中頻接收機中直流洩漏校正模塊的結構示意圖。
具體實施方式
抑制直流洩漏的實質校正直流洩漏。本發明實施例在零中頻調製器對信號進行了直流洩漏校正後，用一種簡單的方法，對信號又進行了一次直流洩漏校正。下面結合附圖與具體實施例詳細解釋本發明。本發明實施例零中頻接收機的直流洩漏抑制方法，如圖1所示，包括步驟:步驟1、接收並抓取模數轉換晶片輸出的I/Q(In_phase/Quadrature,同相正交)數據；步驟2、對抓取的I路數據進行加和求平均運算，得到I路數據的直流校正差值，同時，對抓取的Q路數據進行加和求平均運算，得到Q路數據的直流校正差值； 步驟3、用從所述模數轉換晶片接收到的I路數據減去所述I路數據的直流校正差值，同時，用從所述模數轉換晶片接收到的Q路數據減去所述Q路數據的直流校正差值；步驟4、將減去直流校正差值後的I路數據和Q路數據發送至FPGA晶片。由以上描述可知，I路數據和Q路數據的處理方法是一致的，在此以I路數據為代表，對上述步驟進行說明。模數轉換晶片輸出I路數據，本方法一邊持續實時接收I路數據，一邊對接收的I路數據進行抓取、加和求平均，用得到的直流洩漏校正差值對實時接收的I路數據進行校正，校正的具體方法即實時接收到的每個I路數據都減去I路直流洩漏校正差值。這樣，I路數據就得到了實時校正。作為一個優選的實施例，所述步驟2對抓取的I路數據進行加和求平均運算中的I路數據為有符號的I路數據，所述步驟2對抓取的Q路數據進行加和求平均運算中的Q路數據為有符號的Q路數據。步驟I進行抓取時，一次抓取的數據不宜過多也不宜太少。作為一個優選的實施例，以64K為單位，分別對模數轉換晶片輸出的I路數據和Q路數據進行抓取。相應地，步驟2也是以抓取的64K數據為一組，對其進行加和求平均運算。步驟3用直流洩漏校正差值對實時接收的數據進行校正時，每次使用的都是最新的直流洩漏校正差值。校正後的I/Q數據按照正常流向輸入至FPGA晶片的抽取模塊和並串轉換模塊。現有技術的零中頻接收機，如圖2所示，其上行鏈路包括依次相連的濾波器、放大器、零中頻調製器、模數轉換晶片和FPGA晶片，以及與所述零中頻調製器相連的射頻本振。本發明實施例零中頻接收機在現有技術零中頻接收機的結構基礎上，如圖3所示，增加了直流洩漏校正模塊，該模塊連接於模數轉換晶片與FPGA晶片之間，如圖4所示，其具體包括:I路數據接收模塊，用於接收所述模數轉換晶片輸出的I路數據；Q路數據接收模塊，用於接收所述模數轉換晶片輸出的Q路數據；I路信號抓取模塊，用於抓取所述I路數據接收模塊接收到的I路數據；Q路信號抓取模塊，用於抓取所述I路數據接收模塊接收到的Q路數據；I路差值計算模塊，用於對所述I路信號抓取模塊抓取的I路數據進行加和求平均，得到I路直流洩漏校正差值；Q路差值計算模塊，用於對所述Q路信號抓取模塊抓取的Q路數據進行加和求平均，得到Q路直流洩漏校正差值；I路直流洩漏校正模塊，用於將所述I路數據接收模塊接收到的I路數據減去所述I路差值計算模塊計算的I路直流洩漏校正差值，並將所得結果發送至所述FPGA晶片；
Q路直流洩漏校正模塊，用於將所述Q路數據接收模塊接收到的Q路數據減去所述Q路差值計算模塊計算的Q路直流洩漏校正差值，並將所得結果發送至所述FPGA晶片。由圖3及以上描述可知，I路數據被I路數據接收模塊接收後分為兩路，一路直接到達I路直流洩漏校正模塊，一路經I路信號抓取模塊和I路差值計算模塊後，再進入I路直流洩漏校正模塊。本發明實施例零中頻接收機對Q路數據的處理過程和對I路數據的處理過程一致。作為一個優選的實施例，所述I路差值計算模塊用於對所述I路信號抓取模塊抓取的有符號的I路數據進行加和求平均；所述Q路差值計算模塊用於對所述Q路信號抓取模塊抓取的有符號的Q路數據進行加和求平均。作為一個優選地的實施例，所述I路信號抓取模塊和所述Q路信號抓取模塊分別以64K為單位對I路數據和Q路數據進行抓取；所述I路差值計算模塊依次對所述I路信號抓取模塊抓取的每64K的I路數據進行加和求平均；所述Q路差值計算模塊依次對所述Q路信號抓取模塊抓取的每64K的Q路數據進行加和求平均。為了簡化接收機結構，上述直流洩漏校正模塊在所述FPGA晶片內實現。以上所述的本發明實施方式，並不構成對本發明保護範圍的限定。任何在本發明的精神和原則之內所作的修改、等同替換和改進等，均應包含在本發明的權利要求保護範圍之內。
權利要求
1.一種零中頻接收機的直流洩漏抑制方法，其特徵在於，包括步驟: 接收並抓取模數轉換晶片輸出的I/Q數據； 對抓取的I路數據進行加和求平均運算，得到I路數據的直流校正差值，對抓取的Q路數據進行加和求平均運算，得到Q路數據的直流校正差值； 用從所述模數轉換晶片接收到的I路數據減去所述I路數據的直流校正差值，同時，用從所述模數轉換晶片接收到的Q路數據減去所述Q路數據的直流校正差值； 將減去直流校正差值後的I路數據和Q路數據發送。
2.根據權利要求1所述的零中頻接收機的直流洩漏抑制方法，其特徵在於，對抓取的I路數據進行加和求平均運算中的I路數據為有符號的I路數據，對抓取的Q路數據進行加和求平均運算中的Q路數據為有符號的Q路數據。
3.根據權利要求1或2所述的零中頻接收機的直流洩流抑制方法，其特徵在於， 抓取模數轉換晶片輸出的I/Q數據具體為:以64K為單位，分別對模數轉換晶片輸出的I路數據和Q路數據進行抓取； 對抓取的I路數據進行加和求平均運算具體為:依次對抓取的每64K的I路數據進行加和求平均； 對抓取的Q路數據進行加和求平均運 算具體為:依次對抓取的每64K的Q路數據進行加和求平均。
4.一種零中頻接收機，其上行鏈路包括依次相連的濾波器、放大器、零中頻調製器、模數轉換晶片和FPGA晶片，以及與所述零中頻調製器相連的射頻本振，其特徵在於，在所述數模轉換晶片與所述FPGA晶片之間還包括直流洩流校正模塊，所述直流洩漏校正模塊包括: I路數據接收模塊，用於接收所述模數轉換晶片輸出的I路數據； Q路數據接收模塊，用於接收所述模數轉換晶片輸出的Q路數據； I路信號抓取模塊，用於抓取所述I路數據接收模塊接收到的I路數據； Q路信號抓取模塊，用於抓取所述I路數據接收模塊接收到的Q路數據； I路差值計算模塊，用於對所述I路信號抓取模塊抓取的I路數據進行加和求平均，得到I路直流洩漏校正差值； Q路差值計算模塊，用於對所述Q路信號抓取模塊抓取的Q路數據進行加和求平均，得到Q路直流洩漏校正差值； I路直流洩漏校正模塊，用於將所述I路數據接收模塊接收到的I路數據減去所述I路差值計算模塊計算的I路直流洩漏校正差值，並將所得結果發送至所述FPGA晶片； Q路直流洩漏校正模塊，用於將所述Q路數據接收模塊接收到的Q路數據減去所述Q路差值計算模塊計算的Q路直流洩漏校正差值，並將所得結果發送至所述FPGA晶片。
5.根據權利要求4所述的零中頻接收機，其特徵在於， 所述I路差值計算模塊用於對所述I路信號抓取模塊抓取的有符號的I路數據進行加和求平均； 所述Q路差值計算模塊用於對所述Q路信號抓取模塊抓取的有符號的Q路數據進行加和求平均。
6.根據權利要求4或5所述的零中頻接收機，其特徵在於，所述I路信號抓取模塊和所述Q路信號抓取模塊分別以64K為單位對I路數據和Q路數據進行抓取； 所述I路差值計算模塊依次對所述I路信號抓取模塊抓取的每64K的I路數據進行加和求平均； 所述Q路差值計算模塊依次對所述Q路信號抓取模塊抓取的每64K的Q路數據進行加和求平均。
7.根據權利要求4或5所述的零中頻接收機，其特徵在於，所述直流洩漏校正模塊由所述FPGA晶片實現。
全文摘要
本發明實施例公開了一種零中頻接收機及其直流洩漏抑制方法，分別抓取數模轉換晶片輸出的I路數據和Q路數據，再分別計算抓取的I路數據和Q路的加和平均值，得到I路和Q路的直流洩漏校正差值，將接收到的I路數據和Q路數據分別減去各自的直流洩漏校正差值，既完成了I/Q數據的直流洩漏校正。由於是根據實時接收到的數據來計算校正差值，再根據此校正差值對實時接收到的數據進行校正，因此本發明實施例零中頻接收機及其直流洩漏抑制方法的實時性強，且校正方法簡單有效。
文檔編號H04L25/06GK103095320SQ20111033372
公開日2013年5月8日 申請日期2011年10月28日 優先權日2011年10月28日
發明者龔賀, 張嘉鵬 申請人:京信通信系統(中國)有限公司