基於ieee1500的嵌入式sram存儲器測試結構的製作方法
2023-05-27 05:52:06
專利名稱：基於ieee 1500 的嵌入式sram存儲器測試結構的製作方法
技術領域：
本實用新型涉及SoC晶片中嵌入式SRAM的測試結構。
背景技術：
目前公知的嵌入式SRAM的測試大多採用內建自測試方法，這種方法可以實現存儲器故障的檢測，但是現有的方法並不能有效的解決嵌入式SRAM的測試復用問題。由於沒有一個規範統一的測試結構，不同的SoC設計者對SRAM內建自測試的具體結構各有不同， 系統的設計效率受到很大的影響。
發明內容本實用新型針對現有技術的不足，在充分研究IEEE 1500標準與內建自測試 (BIST)的基礎上，提出一種可進行測試復用的SoC中SRAM型存儲器的測試結構。基於IEEE 1500標準的嵌入式SRAM測試的基本結構包括訪問、控制以及隔離(如
圖1所示)。測試訪問機制是指從嵌入式SRAM的輸入端施加測試激勵信號，並從嵌入式SRAM 的輸出端得到測試響應。嵌入式SRAM測試中的控制指的是啟動和停止測試功能的模塊。隔離指的是電氣上將嵌入式SRAM的輸入與輸出埠與連接這些埠的晶片電路或者其他的核進行分離，從而避免測試對其他核或者用戶自定義邏輯產生副作用，同時也保護了該核在鄰近電路測試時不受影響。各主要部件簡要說明如下A.測試源和測試收集，測試源的功能是為測試核提供測試時所需要的激勵，而測試收集的功能是獲取測試核的測試響應。將測試源數據與測試收集數據進行比較即可判斷檢測結果。B.測試訪問機制，測試訪問機制的功能是傳輸測試的數據，包括將測試激勵從測試源傳送至測試核，同時將測試核的測試響應從測試殼中傳送至測試收集；C.測試殼，測試殼是測試核與核周邊電路的一個接口，主要起到被測核與測試訪問機制和其他電路的切換作用，通過測試殼，測試的訪問機制以及其他部分才能訪問嵌入式SRAM測試核的內部。基於上述基本原理結構，本實用新型提供一種基於IEEE 1500的SoC中嵌入式 SRAM存儲器的測試結構，包括BIST測試控制器和嵌入式SRAM封裝的基於IEEE 1500標準的測試殼。測試殼接收BIST測試控制器送來的控制信號、指令信號、測試地址數據、測試激勵數據，並將測試響應數據輸出到BIST測試控制器；測試殼feapper圍繞著被測嵌入式 SRAM，測試殼中的各組成單元符合IEEE 1500標準功能描述。所述測試殼feapper圍繞著被測嵌入式SRAM，解決了嵌入式SoC的測試訪問、測試控制和觀察機制等測試問題。測試殼主要包括有5個部分邊界寄存器WBR、旁路寄存器 WBY、指令寄存器WIR、串行訪問接口 WSI和WS0、控制接口 WIP。其中WBR提供測試數據從Wrapper接口端進入嵌入式SRAM內部I/O埠的訪問路徑， WBR用來響應WIR的相關指令。WBR的操作包括移位、捕獲以及更新等功能，可以實現嵌入式SRAM的隔離，測試核輸入的可控性與輸出的可觀性。根據WBR要完成的操作，WBR由下述數據埠組成功能輸入埠 FI，功能輸出埠 F0，測試輸入埠 Tl，測試輸出埠 TO。所述BIST測試控制器主要含有完成控制邏輯、測試數據生成、測試響應分析功能模塊。控制邏輯用來啟動和停止測試，並對Wrapper的接口 WIP進行控制和管理，測試數據生成包括地址、讀寫以及測試激勵數據並輸入到測試殼Wrapper，測試響應分析對測試的響應進行收集，對結果進行分析並判斷SRAM是否存在故障；測試控制器包括算法狀態機模塊、指令數據模塊、讀寫信號模塊、地址數據模塊、輸入緩存模塊、輸出緩存模塊、控制信號模塊、結果比較模塊；算法狀態機模塊與指令數據模塊、讀寫信號模塊、地址數據模塊、控制信號模塊、結果比較模塊相連，並控制其工作狀態，讀寫信號模塊與輸出緩存模塊相連，控制輸出緩存模塊的讀寫狀態，指令數據模塊與輸出緩存模塊相連，通過輸出緩存模塊向測試殼輸出測試指令，地址數據模塊與輸出緩存模塊相連，地址數據模塊產生的測試地址數據通過輸出緩存模塊輸出到測試殼，數據背景模塊與輸出緩存模塊相連，數據背景模塊產生的測試激勵數據和指令信號通過輸出緩存模塊輸出到測試殼，輸出緩存模塊的數據輸出端WSO與測試殼的數據輸入端WSI相連，控制信號模塊與測試殼相連，輸出控制信號，輸入緩存模塊的數據輸入端WSI與測試殼的數據輸出端WSO相連，接收測試響應信號，輸入緩存模塊與結果比較模塊相連，將接收到的測試響應數據輸出到結果比較器，數據背景模塊與結果比較模塊相連，將生成的測試激勵數據輸出到結果比較模塊，結果比較模塊將測試激勵數據與測試響應數據進行比較，並輸出比較結果。本實用新型的基於IEEE 1500的SoC中嵌入式SRAM存儲器測試結構的工作過程是A.進行工作模式選擇，根據狀態模式選擇信號選擇工作模式，其值為00，則嵌入式SRAM工作於正常模式；其值為01，則嵌入式SRAM工作於旁路模式；其值為11，則嵌入式 SRAM工作於測試模式；B.開始信號為1時，開始進行SRAM的故障檢測；C. BIST測試控制器根據測試算法，生成測試激勵數據，並將測試激勵數據通過測試殼Wrapper送入SRAM中。D.測試控制器通過測試殼Wrapper取得從SRAM返回的測試響應數據；E.測試控制器將測試激勵數據和測試響應數據進行比較，得出比較結果；F.比較結果如果是測試激勵數據與測試響應數據不相同，則報錯，並結束測試；如果相等，則根據測試算法重複C、D、E步驟，直到測試完成。設計嵌入式SRAM測試結構所用到的機器設備包括計算機、示波器、邏輯分析儀、 FPGA開發板等，為現有技術。以嵌入式SRAM為測試對象，對測試結構進行功能驗證，驗證結果如表1所示。驗證結果表明，基於IEEE 1500的嵌入式SRAM測試結構能夠準確的檢測出存儲器存在的故障， 採用SRAM規範化的測試結構可以實現存儲器的測試復用，提高SoC集成與測試的效率。表1 基於IEEE 1500的嵌入式SRAM存儲器驗證內容及結果
權利要求1.一種基於IEEE 1500的嵌入式SRAM存儲器測試結構，包括BIST測試控制器，其特徵是還包括嵌入式SRAM封裝的基於IEEE 1500標準的測試殼feapper ；所述測試殼接收 BIST測試控制器送來的控制信號、指令信號、測試地址數據、測試激勵數據，並將測試響應數據輸出到BIST測試控制器，測試殼Wrapper圍繞著被測嵌入式SRAM，測試殼中的各組成單元符合IEEE 1500標準功能描述。
2.根據權利要求1所述的一種基於IEEE1500的嵌入式SRAM存儲器測試結構，其特徵是所述測試殼Wrapper包括邊界寄存器WBR、旁路寄存器WBY、指令寄存器WIR、控制接口 WIP、數據輸入埠 WSI、數據輸出埠 WSO等；邊界寄存器WBR上的各分為兩組，一組WBR_ in的並行輸出端分別與SRAM的數據輸入端、地址數據輸入端、讀寫使能信號輸入端相連， 另一組WBR_out的並行輸入端與SARM的數據輸出端相連，邊界寄存器WBR的時鐘信號輸入端、移位使能信號端、並行使能信號端與指令寄存器WR相連，控制接口 WIP的控制信號輸出端與指令寄存器^WR相連；旁路寄存器WBY被連接在WSI和WSO之間，提供一個旁路的路徑以使測試數據快速通過測試殼，可以有效的縮短掃描的路徑。
3.根據權利要求1所述的一種基於IEEE1500的嵌入式SRAM存儲器測試結構，其特徵是所述BIST測試控制器包括算法狀態機模塊、指令數據模塊、讀寫信號模塊、地址數據模塊、輸入緩存模塊、輸出緩存模塊、控制信號模塊、結果比較模塊；算法狀態機模塊與指令數據模塊、讀寫信號模塊、地址數據模塊、控制信號模塊、結果比較模塊相連，並控制其工作狀態，讀寫信號模塊與輸出緩存模塊相連，控制輸出緩存模塊的讀寫狀態，指令數據模塊與輸出緩存模塊相連，通過輸出緩存模塊向測試殼輸出測試指令，地址數據模塊與輸出緩存模塊相連，地址數據模塊產生的測試地址數據通過輸出緩存模塊輸出到測試殼，數據背景模塊與輸出緩存模塊相連，數據背景模塊產生的測試激勵數據和指令信號通過輸出緩存模塊輸出到測試殼，輸出緩存模塊的數據輸出端WSO與測試殼的數據輸入端WSI相連，控制信號模塊與測試殼相連，輸出控制信號，輸入緩存模塊的數據輸入端WSI與測試殼的數據輸出端WSO相連，接收測試響應信號，輸入緩存模塊與結果比較模塊相連，將接收到的測試響應數據輸出到結果比較器，數據背景模塊與結果比較模塊相連，將生成的測試激勵數據輸出到結果比較模塊，結果比較模塊將測試激勵數據與測試響應數據進行比較，並輸出比較結果。
4.根據權利要求1所述的一種基於IEEE1500的嵌入式SRAM存儲器測試結構，其特徵是包括有時鐘信號、狀態模式控制信號、對測試殼控制信號、測試結果信號輸出端信號。
5.根據權利要求4所述的一種基於IEEE1500的嵌入式SRAM存儲器測試結構，其特徵是所述狀態模式控制信號輸入端可輸入正常模式、測試模式和旁路模式三種測試模式信號。
專利摘要本實用新型公開了一種基於IEEE1500的嵌入式SRAM存儲器測試結構，該測試結構由嵌入式SRAM的測試殼封裝與SRAM測試控制器兩部分構成，測試封裝殼解決了嵌入式SRAM的測試訪問、測試隔離和測試的控制問題，SRAM測試控制器根據測試算法生成測試激勵數據、控制封裝殼Wrapper、進行響應分析、輸出測試結果。應用該測試結構及測試方法，能夠檢測出嵌入式SRAM存儲器存在的故障，有利於嵌入式SRAM存儲器的測試復用，可以有效的提高SoC的集成效率。
文檔編號G11C29/12GK202120623SQ20112024883
公開日2012年1月18日 申請日期2011年7月15日 優先權日2011年7月15日
發明者談恩民, 馬江波 申請人:桂林電子科技大學