一種dct實現方法及dct實現電路的製作方法

2023-07-27 12:18:31

專利名稱：一種dct實現方法及dct實現電路的製作方法
技術領域：
本發明屬於圖像信號處理技術領域，具體地說，是涉及一種DCT (離散餘弦變換) 實現電路。
背景技術：
隨著多媒體技術的快速發展，信號的解析度和採樣率都在提高，由此帶來的數據 量的急劇增多加大了數據傳輸和存儲的壓力，因此對於高速實時的數據壓縮具有重要的意 義。二維DCT是被廣泛使用的圖像變換域編碼方法，該方法使用了非均勻量量化的 方法來降低被處理圖像中的高頻分量，優化掉人眼不易察覺的冗餘圖像信息，並在優化 後將圖像數據轉換為可歸一、量化和可變長度編碼的數據。圖像信息經過二維DCT變 換後絕大部分的能量集中在直流分量和少數低頻分量上，減少了空間冗餘。
權利要求
1.一種DCT實現方法，其特徵在於包括以下步驟(1)、將接收到的圖像數據劃分成若干個MXM的圖像數據塊，將每一個圖像數據塊中 的數據逐行或者逐列串行輸入到M個寄存器中；(2)、在所述的M個寄存器中，第i個寄存器將當前輸入的數據在下一個時鐘周期到來 時，輸出至乘法模塊與MXM的常係數矩陣中的第i行的常係數相乘，其中，所述乘法模塊在 接收到第i個寄存器輸出的第d個數據時，將該數據與常係數矩陣中的第i行第j列的常 係數相乘，所述j為d/M的餘數，並將乘法運算後的結果按行輸送至加法模塊；(3)、所述加法模塊接收乘法模塊輸出的M行數據，並以M為單位對各行的連續M個數 據進行求和運算後輸出；已參與求和運算的M個數據從加法模塊中刪除；(4)、將所述加法模塊輸出的數據存入存儲模塊，並在存儲模塊中以MXM矩陣的形式 逐行依次存儲，形成一個MXM的數據塊，得到圖像數據塊的一維DCT運算結果；(5)、所述存儲模塊對於按照逐行存儲的MXM數據塊以逐列的方式輸出，並對後續讀 入的數據逐列依次存儲，對於按照逐列存儲的MXM數據塊以逐行的方式輸出，並對後續讀 入的數據逐行依次存儲；通過存儲模塊輸出的逐列或者逐行數據串行輸入到另外M個寄存 器中，重複執行步驟O)、(3)的過程，得到圖像數據塊的二維DCT運算結果；其中，M = 2η，η為正整數；i為不大於M的正整數。
2.根據權利要求1所述的DCT實現方法，其特徵在於當MXM的圖像數據塊以逐行的 方式依次串行輸入到所述的M個寄存器中時，在所述乘法模塊中保存的常係數矩陣為DCT 變換的常規係數矩陣；當MXM的圖像數據塊以逐列的方式依次串行輸入到所述的M個寄存 器中時，在所述乘法模塊中保存的常係數矩陣為DCT變換的常規係數矩陣的轉置。
3.根據權利要求2所述的DCT實現方法，其特徵在於通過控制寄存器對所述的每一 個寄存器中輸入的數據個數分別進行計數，且由1累計滿M後，重新開始計數；所述乘法模 塊根據控制寄存器的計數值，確定將當前接收到的寄存器輸出的數據與MXM的常係數矩 陣中的哪一列上的常係數相乘。
4.根據權利要求1所述的DCT實現方法，其特徵在於在所述加法模塊中包括加法器 和存儲器，所述存儲器臨時存儲加法器輸出的結果，若連續M個數據未全部完成求和運算， 則將結果返回至加法器繼續累加，直至連續M個數據全部完成求和運算後，將結果輸出，並 清空存儲器中的數據。
5.根據權利要求1至4中任一項所述的DCT實現方法，其特徵在於所述的M= 8 ；所 述存儲模塊是容量至少為64X8bit的RAM。
6.一種DCT實現電路，其特徵在於包括一維運算電路和二維運算電路，所述一維運算 電路包括M個串聯的第一寄存器、M個存儲有常係數向量的乘法器、M個加法器以及一個存 儲模塊；將接收到的圖像數據劃分成若干個MXM的圖像數據塊後，將每一個圖像數據塊中 的數據逐行或者逐列串行輸入到M個第一寄存器中；其中，所述的M個第一寄存器將當前輸入的數據在下一個時鐘周期到來時，輸出至與其一一 對應連接的乘法器中；所述的M個乘法器將接收到的數據與其內部存儲的常係數向量中與該數據同列的常 係數相乘後，輸出結果至加法器中；所述M個加法器與M個乘法器一一對應連接，對連續輸入的M個數據進行求和運算後，輸出至存儲模塊進行保存，並丟棄上述求和運算後的M個數據；所述存儲模塊對接收到的數據以MXM矩陣的形式逐行依次存儲，形成一個MXM的數 據塊，得到圖像數據塊的一維DCT運算結果；所述存儲模塊對於按照逐行存儲的MXM數據 塊以逐列的方式輸出，並對後續讀入的數據逐列依次存儲，對於按照逐列存儲的MXM數據 塊以逐行的方式輸出，並對後續讀入的數據逐行依次存儲；在所述二維運算電路中也包括M個串聯的第一寄存器、M個存儲有常係數向量的乘法 器以及M個加法器，且連接關係與所述的一維運算電路相同；在二維運算電路中，所述的M 個第一寄存器串行讀取所述存儲模塊輸出的數據，通過乘法器和加法器執行同一維運算電 路中相同器件執行的運算過程後，輸出圖像數據塊的二維DCT運算結果；其中，M= 2η，η為正整數。
7.根據權利要求6所述的DCT實現電路，其特徵在於當MXM的圖像數據塊以逐行的 方式依次串行輸入到所述一維運算電路中的M個寄存器中時，在所述一維運算電路和二維 運算電路中，第i個乘法器中保存的常係數向量是DCT變換的常規係數矩陣的第i行；當 MXM的圖像數據塊以逐列的方式依次串行輸入到所述一維運算電路中的M個寄存器中時， 在所述一維運算電路和二維運算電路中，第i個乘法器中保存的常係數向量是DCT變換的 常規係數矩陣的第i列；其中，i為不大於M的正整數。
8.根據權利要求7所述的DCT實現電路，其特徵在於在所述的一維運算電路和二維 運算電路中均包含有一個控制寄存器，對M個第一寄存器中輸入的數據個數分別進行計 數，且由1累計滿M後，重新開始計數；並在每一個時鐘周期輸出與所述M個第一寄存器 一一對應的計數值，一一對應地傳輸至M個乘法器中；所述乘法器根據接收到的計數值確 定將計數值所指列的常係數與當前接收到的第一寄存器輸出的數據相乘。
9.根據權利要求8所述的DCT實現電路，其特徵在於在所述的一維運算電路和二維 運算電路中還均包含有M個第二寄存器、與所述的M個第二寄存器一一對應連接的選擇器、 以及與M個第二寄存器的輸出端連接的多路選擇器；所述的M個第二寄存器與所述的M個 加法器一一對應連接，所述第二寄存器臨時存儲加法器輸出的結果，所述選擇器連接控制 寄存器，接收控制寄存器輸出的計數值，若計數值小於M，則控制加法器將當前接收到的數 據與第二寄存器中保存的數據進行累加，否則，輸出累加結果至多路選擇器，並清空第二寄 存器中的數據；所述多路選擇器在所述控制寄存器的控制下，將運算後的結果存入存儲模 塊。
10.根據權利要求1至9中任一項所述的DCT實現電路，其特徵在於在所述存儲模塊 中包括RAM和狀態機，通過狀態機控制RAM將接收到的數據逐行存儲或逐列存儲；其中，所 述RAM的容量至少為64X8bit，所述M = 8。
全文摘要
本發明公開了一種DCT實現方法，包括以下步驟1、將M×M圖像數據塊中的數據串行輸入至M個寄存器中；2、寄存器將數據輸出至乘法模塊，與乘法模塊中保存的常係數矩陣進行乘法運算並將結果送至加法模塊；3、加法模塊對數據求和輸出；4、並以M×M矩陣的形式逐行或者逐列存儲到存儲模塊中，形成M×M的數據塊，完成一維DCT運算；5、將存儲模塊中的數據逐列或者逐行輸入到另外M個寄存器中，重複執行步驟2、3的過程，完成二維DCT運算。本發明同時公開了一種DCT實現電路，包括一維運算電路和二維運算電路，均採用串行運算的方式，運算速度快，不用串並轉換，具有較強的抗幹擾能力和中斷恢復功能。
文檔編號H04N7/30GK102065309SQ20101058863
公開日2011年5月18日 申請日期2010年12月7日 優先權日2010年12月7日
發明者劉書豪 申請人:青島海信信芯科技有限公司