微機電諧振器的製造方法
2023-11-05 13:38:37 1
微機電諧振器的製造方法
【專利摘要】本發明提供了一種微機電諧振器。實施例具體涉及能夠施加最大可用晶片上電壓的MEMS諧振器結構和方法。在實施例中，MEMS諧振器包括在接地電勢與諧振器的間隙電極之間的連接。實施例也涉及複雜度較低並且能夠生產減小尺寸的MEMS諧振器的製造系統和方法。
【專利說明】微機電諧振器
【技術領域】
[0001]本發明總體涉及一種微機電系統(MEMS)諧振器，並且更具體地涉及一種使電壓供應最大化的MEMS諧振器結構。
【背景技術】
[0002]常規數字電路裝置通常依賴於石英晶體以提供時鐘信號。然而石英晶體是龐大的並且並不提供用於尺寸減小的合適的選項。隨著數字器件尺寸持續縮減，使用用於定時的石英晶體變成對進一步體積減小的阻礙。
[0003]微機電系統(MEMS)諧振器已經被標識為石英晶體的可能替代。MEMS諧振器也存在自身缺點，包括諧振器所包括的矽展現出由取決於溫度的線性膨脹係數所引起的溫度漂移。儘管已經在熱穩定性上做出了改進，但是仍存在其它問題。例如，MEMS諧振器的驅動電壓和恆定偏置電壓由諧振器結構的幾何布局所限定，並且常規布局不允許將片上最大電壓用作偏置電壓。
[0004]在製造MEMS諧振器時挑戰也存在，特別是在作為常規CMOS工藝的一部分集成諧振器時。MEMS諧振器通常被提供作為「系統級封裝」產品以及微晶片和其它相關結構和部件的一部分，諧振器可以向它們提供在操作時使用的諧振頻率。在封裝設計和系統生產中必須考慮作為系統級封裝配置的諧振器結構。例如，與CMOS (互補金屬氧化物半導體)處理的兼容性可能是重要的，因為直接將諧振器製造集成為CMOS工藝的一部分可以提供成本節省，這使得MEMS諧振器更具競爭力。
[0005]在CMOS工藝中，諧振器可以被封裝在真空中，在一個實施例中採用密封層或封蓋層提供的矽封蓋晶片，或者通過使用犧牲層蝕刻而形成用於諧振器的空腔。當考慮到與CMOS工藝集成的兼容性時，空腔的尺寸以及用於使諧振器在空腔內自由以使其可以諧振的技術是重要的考慮。例如，如果諧振器空腔將具有約Iym的在諧振器結構之上的間隙，常規後端CMOS工藝技術的使用變得不切實際，因為溼法化學蝕刻通常用於形成空腔，但是需要最小的空腔高度以防止諧振器與封蓋層粘附或者接合。與密封了空腔的相對厚的頂板相結合的該最小高度(例如在實施例中約為2 — 3μπι)增大了諧振器結構的尺寸，使其超過實際和/或所希望的尺寸。
【發明內容】
[0006]在實施例中，一種微機電系統(MEMS)諧振器包括第一驅動電極；諧振器結構，具有通過第一間隙與第一驅動電極間隔開的第一端；以及接地電極，電耦合至諧振器的第一端。
[0007]在實施例中，一種形成諧振器的方法包括:提供第一層；在第一層上形成犧牲層；在犧牲層上形成封蓋層；在封蓋層中形成至少一個蝕刻開孔；經由至少一個蝕刻開孔通過幹法蝕刻移除犧牲層來形成空腔並且在空腔內釋放諧振器結構；以及密封至少一個蝕刻開孔。
【專利附圖】
【附圖說明】
[0008]結合附圖考慮對於本發明各個實施例的以下詳細描述可以更加完全理解本發明，其中:
[0009]圖1描繪了根據實施例的諧振器結構。
[0010]圖2描繪了根據實施例的包括附加的溝槽的諧振器結構。
[0011]圖3描繪了根據實施例的工藝流程圖。
[0012]圖4A描繪了根據實施例的諧振器的工藝階段。
[0013]圖4B描繪了根據實施例的諧振器的另一工藝階段。
[0014]圖4C描繪了根據實施例的諧振器的另一工藝階段。
[0015]圖5描繪了根據實施例的針對各種層厚度的層撓曲的曲線圖。
[0016]圖6A描繪了根據實施例的諧振器的工藝階段。
[0017]圖6B描繪了根據實施例的諧振器的另一工藝階段。
[0018]儘管本發明服從各種修改和備選形式，但是已經藉由附圖中的示例示出了其具體細節並且將詳細描述。然而應該理解的是本發明不限於所述的特定實施例。與此相反，本發明意在覆蓋落入由所附權利要求所限定的本發明的精神和範圍內的所有修改、等價方式和備選。
【具體實施方式】
[0019]實施例涉及能夠施加最大可用晶片上電壓的MEMS諧振器結構和方法。在實施例中，MEMS諧振器包括在接地電勢與諧振器的間隙電極之間的連接。實施例也涉及複雜度較低並且能夠生產減小尺寸的MEMS諧振器的製造系統和方法。
[0020]參照圖1，描繪了根據實施例的諧振器100。在實施例中，諧振器100包括被錨件102和104錨定的自由梁柱MEMS壓阻式諧振器結構，以使得梁柱結構106被配置為在操作時縱向地諧振，即在箭頭所示方向上側邊-至-側邊的縱長。諧振器100可以包括「狗骨式(dog bone)」諧振器結構，或在其它實施例中包括一些其它合適的諧振器結構。換言之，如本領域技術人員所知曉的，諧振器100的特定的形狀、布局、尺寸和其它特性可以不同於圖1的示例說明中具體所述的那些。
[0021]梁柱結構106也可以包括一個或多個縫隙或溝槽107。溝槽107可以被布置在梁柱結構106上以引導或集中梁柱結構106內的電流。溝槽107的特定尺寸、布置和配置可以不同於圖1中所示的那些。例如，在其它實施例中，中心溝槽可以比(如在附圖的頁面上定向的)頂部和底部上的溝槽更寬，或者頂部和底部溝槽可以更短以使得它們不延伸靠近梁柱結構106的端部或者朝向中心。多個溝槽107也可以被形成為與其它溝槽並聯或串聯。一個或多個溝槽107的其它特性也可以在其它實施例中變化。
[0022]如所示，諧振器100包括接地電極108、感測電極110、和兩個驅動電極112和114。間隙或溝槽116和118分別將每個驅動電極112和114與梁柱結構106間隔開。在實施例中，諧振器100包括矽，並且可以包括摻雜矽和/或摻雜區域120，該摻雜區域120形成了梁柱結構106中的壓電電阻器。例如，在一個實施例中，梁柱諧振器結構106的大部分(bulk)可以包括P摻雜矽，而摻雜區域120可以是η摻雜的，在其它實施例中反之亦然。
[0023]在操作時，當偏置電壓被施加至驅動電極112和114時，發生諧振器100的激勵以使得被錨件108和110錨定的梁柱結構106在電極112和114之間諧振或者振蕩。在實施例中，偏置電壓包括DC和AC分量，諸如較大的DC分量(例如在約IV至約20V的範圍內，或者在實施例中更小或更大)以及較小的AC分量(例如約100mV，或者在實施例中更小或更大)。感測電壓也被施加在電極108和110之間以使得電流沿著總體被限定在包括溝槽107的諧振器100的結構中的路徑流動，也即在摻雜區域120內，並且隨後可以感測由於壓阻效應導致的梁柱結構106的電阻的改變。
[0024]偏置和感測電壓在實施例中與諧振器100的幾何布局相關。在電容性激勵的諧振器中，梁柱結構106的端部與每個驅動電極112和114之間間隙116和118的寬度通常應該是小的，在實施例中量級約為100納米(nm)或更小，這用於減小驅動諧振器100所需的偏置電壓。對於遠小於10nm的間隙寬度，DC偏置電壓在實施例中量級約為IV至約3V。此外，可以有利的是最大化偏置電壓，諸如通過使其等於最大可用的電壓，或者晶片上可用的最大電壓。這可以消除使用電荷泵、電壓轉換或其它技術的需要。
[0025]這在實施例中可以通過在接地電極108與驅動電極112和114之間提供耦合區域來實現，該耦合區域在圖1中由高摻雜注入區域124提供。區域124被配置為在與每個驅動電極112和114相對的梁柱諧振器結構106的端部處提供接地電極108的電勢。換言之，區域124可以提供電極-接地短路，這可以最大化兩者之間的電壓差值以更有效地驅動諧振器100，以及在操作時使用最大可用晶片上電壓作為偏置電壓。
[0026]因此，在沒有區域124的一個示例中，在晶片上可用5V的DC電壓。如果在感測電極110和接地電極108之間施加3V，則跨間隙116、118可用3.5V以驅動諧振器100，在梁柱諧振器結構106的端部處給定了接地電勢。在沒有區域124的另一示例中，如果可用3V的DC電壓，並且在感測電極110和接地電極108之間施加3V，則跨間隙116和118可用
1.5V。因此，不採用在接地電極108和驅動電極112、114之間提供短路的區域124，僅一部分可用電壓(例如3.5V對於5V，和1.5V對於3V，在之前示例中)用作驅動諧振器100的DC偏置電壓。相反地，當由區域124提供電極-接地短路時，最大可用電壓(例如之前示例中的5V和3V)可以用於驅動諧振器100。
[0027]參照圖2，在另一實施例中壓電電阻器的端部或區域120與區域124的接地電勢之間的隔離可以通過在兩者之間提供附加的溝槽126和128而改進。如果區域120的尖端通過區域124短接至接地，則電阻擺幅減半。另一方面，溝槽126和128使得在區域124的接地電勢與區域120的壓電電阻器之間的電容性耦合保持為低。在其它實施例中，可以通過在區域120和區域124之間的低摻雜或者反摻雜區域補充或替換溝槽126和128。溝槽126和128無需如圖2所示與一些或所有溝槽107連接或對準。在其它實施例中，溝槽126和128可以與一個或多個溝槽107的端部間隔開，或者溝槽126和128可以相接但是延伸超過溝槽107的端部。在其它實施例中，溝槽126和128以及溝槽107可以填充有電介質材料、包括電介質材料的合成填充劑、或一些其它合適的材料。在其它實施例中其它配置也是可能的。
[0028]如前所述，諧振器100的特定布局和配置可以在其它實施例中變化。例如，溝槽107、126和128的布置和配置可以根據諧振器100的其它特性而變化。此外，儘管保留了在諧振器與一個或多個驅動電極之間的間隙處、在接地電勢與諧振器結構的尖端之間提供耦合布置的原則，但是可以改變區域124的特定尺寸、布置和配置。可以存在更多或更少的電極，並且各個電極的特定布置和特性可以不同於圖1和圖2中所示的那樣。如果在實施例中存在附加的電極，則附加的電極也可以如在本文中所述的那樣耦合或者不耦合至接地電極，這對於本領域技術人員所知曉的任何特定實施例均可以適用。
[0029]在實施例中，也可以實施新穎的工藝以避免之前所述的與在系統級封裝和其它配置中集成諧振器以及使用CMOS和其它技術相關聯的缺點。在實施例中，可以使用幹法可蝕刻的犧牲層以及提供最小結構高度的封蓋層和/或層序列，以使得總體工藝可以簡化，並且因此較廉價，而同時也提供了具有減小的尺寸的諧振器結構。在本文中所述的工藝例如適用於製造參照圖1和圖2在本文中所述的那些諧振器結構。
[0030]參照圖3和圖4A，在步驟302，在諧振器結構的頂部上或者環繞諧振器結構、在矽層404中和/或上形成犧牲層402。在實施例中，犧牲層402包括碳，並且一旦移除將使諧振器406在空腔408內自由諧振。在步驟304，採用封蓋層410封蓋犧牲層402。
[0031]在實施例中封蓋層410可以包括電介質，諸如氧化物或氮化物。在實施例中選擇封蓋層410的厚度以使其對應於在CMOS工藝中使用的中間層(諸如氧化物)的典型厚度。封蓋層410的厚度也可以考慮其將必須承受而不具有撓曲或者其它變形的壓力。在封蓋層410包括氮化物的實施例中，發明人已經發現如果封蓋層約為500nm厚或更厚，則在一個大氣壓的壓力下發生小於約250nm的撓曲，甚至對於高達約40 μ m寬的相對較大的空腔。例如參照圖5，示出了針對被封蓋的各個邊緣長度的各個厚度的封蓋層的最大撓曲。封蓋層410的厚度可以在其它實施例中改變，例如如果使用除了氮化物之外的材料，則封蓋層或諧振器具有一些不同的結構特徵，或者根據其它特性。例如，在各個實施例中封蓋層410可以小於約I μπι厚，諸如在一個實施例中小於約0.5μπι厚。
[0032]在步驟306，在封蓋層410中蝕刻形成蝕刻孔柵格或其它開孔412，並且在步驟308移除犧牲層402。在實施例中，可以通過等離子體蝕刻工藝或一些其它合適的幹法蝕刻工藝移除犧牲層402。等離子體或其它幹法蝕刻技術的使用使得空腔408能夠保持較薄，因為諧振器406與封蓋層410之間較少可能粘附。在移除犧牲層402之後，保留了如圖4Β所示的結構。
[0033]參照圖4C，在步驟310可以通過填充層414密封蝕刻孔柵格412。在實施例中，填充層414可以包括氧化物或一些其它電介質，並且作為平面電介質可用以用作金屬化模塊中的中間氧化物或用於其它目的。
[0034]在另一實施例中，並且參照圖6Α和圖6Β，可以改變一個或多個蝕刻孔412或其它開孔的尺寸和布置。例如在圖6Α中，一個開孔416與空腔408間隔開並且比蝕刻孔412更大以使得開孔416可以稍後包括接觸或其它電路元件。當沉積了填充層414時，密封了蝕刻孔412並且在開孔416中形成了襯層418。如果需要的話，在稍後工藝中可以部分地或者完全地移除襯層418。因此，蝕刻孔與用於封裝諧振器結構的開孔以及接觸孔的聯合圖案化是可能的，從而提供了減小的工藝成本和複雜性。
[0035]已經在本文中描述了系統、裝置和方法的各個實施例。這些實施例僅藉由示例的方式給出並且並非意在限定本發明的範圍。此外應該知曉的是可以以各種方式組合已經描述的實施例的各個特徵，以產生多個附加的實施例。此外，儘管為了用於所述實施例已經描述了多個材料、尺寸、形狀、配置和位置等等，但是可以不超出本發明的範圍而採用除了所述的那些之外的其它材料、尺寸、形狀、配置和位置。
[0036]本領域技術人員將知曉的是本發明可以包括比如上所述任何單個實施例中所示更少的特徵。在本文中所述的實施例並非意在窮舉展示可以組合本發明各個特徵的方式。因此，實施例並非是特徵的互斥排它性組合；相反，如本領域技術人員所理解的，本發明可以包括選自不同單個實施例的不同單個特徵的組合。此外，參照一個實施例所述的元件可以實施在其它實施例中，即便當該實施例中未描述時，除非明確給出相反指示。儘管從屬權利要求可以在權利要求中涉及與一個或多個其它權利要求的特定組合，但是其它實施例也可以包括從屬權利要求與每個其它從屬權利要求的主題的組合，或者一個或多個特徵與其它從屬或獨立權利要求的組合。在本文中提出這些組合，除非聲明特定組合併非有意。此外，本發明也意在包括任何其它獨立權利要求中權利要求的特徵，即使該權利要求並非直接從屬於獨立權利要求。
[0037]引用以上文獻的任何結合是受限的以使得沒有主題組合成為與在本文中明顯公開的相反。引用以上文獻的任何結合進一步是受限的以使得沒有包含在文獻中的權利要求通過引用而包含在本文中。引用以上文獻的任何結合進一步是受限的，以使得文獻中提供的任何定義並未通過引用併入在本文中，除非明確包括在本文中。
[0038]為了解釋本發明的權利要求，清楚地旨在並未調用35U.S.C的第112節第六段的規定，除非特定術語「 用於……的裝置」或「用於……的步驟」引述在權利要求中。
【權利要求】
1.一種微機電系統(MEMS)諧振器,包括: 第一驅動電極； 諧振器結構，具有由第一間隙與所述第一驅動電極間隔開的第一端；以及 接地電極，電耦合至所述諧振器的所述第一端。
2.根據權利要求1所述的諧振器，其中，所述接地電極通過所述諧振器結構的摻雜區域電耦合至所述諧振器的所述第一端。
3.根據權利要求1所述的諧振器，進一步包括第二驅動電極，所述第二驅動電極由第二間隙與所述諧振器的第二端間隔開，其中所述接地電極電耦合至所述諧振器的所述第二端。
4.根據權利要求3所述的諧振器，其中，所述接地電極由所述諧振器結構的摻雜區域電耦合至所述諧振器的所述第一端和所述第二端。
5.根據權利要求3所述的諧振器，進一步包括感測電極。
6.根據權利要求5所述的諧振器，其中，所述諧振器被配置為當偏置電壓被施加至所述第一驅動電極和所述第二驅動電極時諧
振。
7.根據權利要求6所述的諧振器，其中，所述偏置電壓等於最大可用晶片上電壓。
8.根據權利要求6所述的諧振器，其中，所述偏置電壓包括直流(DC)分量和交流(AC)分量。
9.根據權利要求1所述的諧振器，其中，所述諧振器結構包括壓電電阻器。
10.根據權利要求9所述的諧振器，其中，所述諧振器結構包括形成在其中的至少一個溝槽。
11.根據權利要求10所述的諧振器，其中，所述至少一個溝槽形成在所述諧振器結構的所述第一端與所述壓電電阻器的端部之 間。
12.根據權利要求11所述的諧振器，其中，所述壓電電阻器包括所述諧振器結構的摻雜區域。
13.—種形成諧振器的方法,包括: 提供第一層； 在所述第一層上形成犧牲層； 在所述犧牲層上形成封蓋層； 在所述封蓋層中形成至少一個蝕刻開孔； 通過經由所述至少一個蝕刻開孔通過幹法蝕刻移除所述犧牲層，來形成空腔並且在所述空腔內釋放諧振器結構；以及密封所述至少一個蝕刻開孔。
14.根據權利要求13所述的方法，其中，形成所述封蓋層進一步包括形成具有小於約10微米厚度的封蓋層。
15.根據權利要求14所述的方法，其中，所述封蓋層具有小於約500微米的厚度。
16.根據權利要求13所述的方法，其中，密封所述至少一個蝕刻開孔進一步包括沉積電介質層。
17.根據權利要求16所述的方法，進一步包括在金屬化模塊中使用所述電介質層。
18.根據權利要求13所述的方法，其中，在所述封蓋層中形成所述至少一個蝕刻開孔進一步包括形成具有與所述至少一個蝕刻開孔不同尺寸的至少一個附加開孔。
19.根據權利要求18所述的方法，其中，密封所述至少一個蝕刻開孔進一步包括在所述至少一個附加開孔中形成襯層。
20.根據權利要求19所述的方法，進一步包括從所述至少一個附加開孔移除所述襯層的至少一部分。
21.根據權利要求20所述的方法，進一步包括使用所述至少一個附加開孔作為接觸。
22.根據權利要求14所述的 方法，其中，通過移除所述犧牲層形成空腔並且在所述空腔內釋放諧振器結構進一步包括經由所述至少一個蝕刻開孔使用等離子體蝕刻。
23.根據權利要求14所述的方法，其中，所述第一層包括矽。
24.根據權利要求14所述的方法，其中，所述犧牲層包括碳。
25.根據權利要求14所述的方法，其中，所述封蓋層包括氧化物或氮化物之一。
【文檔編號】H03H9/24GK104052430SQ201410087868
【公開日】2014年9月17日 申請日期:2014年3月11日 優先權日:2013年3月15日
【發明者】T·考茨施, H·弗雷利施, M·福格特, M·施特格曼, T·桑塔, M·布裡安 申請人:英飛凌技術德勒斯登有限責任公司