一種同步控制電路及包含該電路的多晶片級聯電路的製作方法

2023-04-27 04:17:21

本發明涉及多晶片級聯領域，具體涉及一種同步控制電路及包含該電路的多晶片級聯電路。

背景技術：

在很多應用環境中單級晶片很難提供足夠的功率和驅動能力，因此經常需要將相同的晶片進行級聯工作，當一個晶片檢測到使能信號產生了時鐘信號之後，該時鐘信號被通信到其他相同晶片，使得其他晶片保持同步工作。為了避免級聯帶來的衝突，主片的時鐘頻率將會決定其他從片的開關頻率。

在級聯時主從片的信號輸入端接在一起且與輸入電壓相連，主從片的輸出端接在一起用於驅動負載。工作過程中主片通過同步模塊控制從片工作，該模塊提供同步工作所需要的時鐘信號給級聯的各個從片。目前的時鐘同步控制一般需要兩個控制信號，即同步時鐘信號及同步控制信號，外加一個晶片使能控制信號，主片負責產生時鐘信號，從片負責通過同步模塊接收主片產生的時鐘信號，主從片共同驅動負載。

現有技術採用的同步模塊電路結構複雜，佔用面積較大，管腳較多，級聯時接線複雜，級聯操作不方便,增加了設計複雜度。

技術實現要素：

本發明要解決的技術問題在於，針對現有技術的上述缺陷，提供一種同步控制電路，克服現有技術採用的同步模塊電路結構複雜，佔用面積較大，管腳較多，級聯時接線複雜，級聯操作不方便的缺陷。

本發明解決其技術問題所採用的技術方案是：提供一種同步控制電路，包括反饋控制電路、級聯判斷電路和同步信號輸出電路：所述反饋控制電路，用於接收所述同步信號輸出電路的輸出信號，並根據所述反饋控制電路的使能信號和所述同步信號輸出電路的輸出信號判斷晶片是否為主晶片；所述級聯判斷電路，用於接收所述晶片的時鐘信號，並輸出級聯判斷信號，當所述晶片為主晶片時，判斷所述主晶片是否為級聯模式；同步信號輸出電路，用於接收同步信號和所述反饋控制電路的輸出信號，當所述級聯判斷電路判斷所述主晶片為級聯模式時，輸出同步信號。

所述反饋控制電路包括d觸發器和與門，所述d觸發器的時鐘端接收所述同步信號輸出電路的輸出信號，所述與門接收d觸發器的正向輸出端的輸出信號和所述晶片的使能信號：

當所述晶片的使能信號為低電平時，若所述同步信號輸出電路無時鐘信號輸出，則所述晶片處於主晶片待機或者從晶片；若所述同步信號輸出電路有時鐘信號輸出，則所述晶片為從晶片；

當所述晶片的使能信號為高電平時，所述晶片為主晶片。

所述級聯判斷電路包括級聯判斷信號產生電路、下拉電路和上拉電路：所述級聯判斷信號產生電路，用於接收所述晶片的時鐘信號，並輸出所述級聯判斷信號，以控制所述下拉電路和所述上拉電路的工作狀態；所述下拉電路和所述上拉電路的輸出端與所述同步信號輸出電路的輸出端相連，用於判斷所述晶片是否為級聯模式；

當所述級聯判斷信號產生電路輸出高電平時，所述下拉電路工作，所述同步信號輸出電路的輸出端為低電平，且當所述級聯判斷信號產生電路輸出低電平時，所述上拉電路工作，所述同步信號輸出電路的輸出端也為低電平，則所述級聯判斷電路判斷所述主晶片為單級模式；

當所述級聯判斷信號產生電路輸出高電平時，所述下拉電路工作時，所述同步信號輸出電路的輸出端為低電平，且當所述級聯判斷信號產生電路輸出低電平時，所述上拉電路工作，所述同步信號輸出電路的輸出端為高電平，則所述級聯判斷電路判斷所述主晶片為級聯模式。

所述同步信號輸出電路包括三態門，所述三態門的輸入端與所述反饋控制電路的輸出端相連，另一輸入端與所述晶片的同步信號相連，當所述反饋控制電路的使能信號為高電平且所述級聯判斷電路判斷所述晶片為級聯模式時，所述三態門輸出所述同步信號。

本發明還提供一種多晶片級聯電路，其特徵在於，採用如權利要求1至4任一項所述的同步控制電路實現多晶片級聯。

本發明的有益效果在於，本發明的同步控制電路能自動識別主從片，級聯時所需管腳少，級聯方便，可操作性強，電路結構簡單，佔用面積小。

附圖說明

下面將結合附圖及實施例對本發明作進一步說明，附圖中：

圖1是本發明一實施例的同步控制電路100的電路框圖；

圖2是本發明一實施例的反饋控制電路200的電路圖；

圖3是本發明又一實施例的反饋控制電路300的電路圖；

圖4是本發明一實施例的級聯判斷電路400的電路框圖；

圖5是本發明一實施例的級聯判斷信號產生電路500的電路圖；

圖6是本發明一實施例的下拉電路600的電路圖；

圖7是本發明一實施例的上拉電路700的電路圖；

圖8是本發明一實施例的同步控制電路800的電路框圖；

圖9是本發明一實施例的同步控制電路900的電路圖；

圖10是本發明一實施例的多晶片級聯電路110的電路原理圖；

圖11是本發明一實施例的同步控制電路控制時序圖。

具體實施方式

現結合附圖，對本發明的較佳實施例作詳細說明。

如圖1所示，是本發明一實施例的同步控制電路100的電路框圖，包括同步信號輸出電路101、反饋控制電路103和級聯判斷電路105。同步信號輸出電路101接收同步信號和反饋控制電路103的輸出信號；在具體實施方式中，所述同步信號可以是晶片內部振蕩器產生的時鐘信號。當晶片為主片且為級聯狀態時，同步信號輸出電路101將同步信號輸出給從晶片。在具體實施方式中，晶片內部振蕩器產生的時鐘信號可以是晶片根據不同負載產生的不同頻率的時鐘信號。反饋控制電路103採集同步信號輸出電路101的輸出信號，並根據反饋控制電路103的使能信號和同步信號輸出電路101的輸出信號判斷晶片是否為主晶片。在具體實施方式中，反饋控制電路103的使能信號可以是晶片的使能信號。級聯判斷電路105接收晶片內部的時鐘信號，並產生級聯判斷信號，當所述晶片為主晶片時，級聯判斷電路105判斷所述主晶片是否為級聯模式，當所述級聯判斷電路105判斷所述主晶片為級聯模式時，同步信號輸出電路101輸出所述主晶片的同步信號。在具體實施方式中，級聯判斷電路105可接收晶片的內部時鐘信號可以是晶片固有的、頻率不變的時鐘信號。同步控制電路100可設計在晶片內部，提供一種電路結構簡單，自動識別主從晶片，所用管腳少，佔用面積小，級聯方便，可操作性強的同步控制電路。

圖2是本發明一實施例的反饋控制電路200的電路圖。反饋控制電路200可包括d觸發器201和與門203，d觸發器201的d輸入端與電源相連，時鐘端與同步信號輸出電路的輸出端sync相連，d觸發器201的正向輸出端q和與門203相連，反饋控制電路200的使能信號en和與門203的另一輸入端相連，與門203的輸出信號作為同步信號輸出電路的控制信號。當使能信號en為低電平時，如果無時鐘信號通過同步信號輸出電路的sync端輸出，表明該晶片處於主片休眠或者作為從片負責接收主片的時鐘信號；如果同步信號輸出電路的sync端有時鐘信號流入晶片，則表明晶片為從片；當使能信號en為高電平時，表明該晶片為主片，此時，若級聯判斷電路判斷主晶片工作在單級模式，同步信號輸出電路不輸出同步信號；若級聯判斷電路判斷主晶片工作在級聯模式，此時主片內部產生的同步時鐘信號被同步信號輸出電路的sync端輸出到晶片外，供從晶片使用。反饋控制電路主要起到識別主從晶片的作用。應當理解，可根據反饋控制電路的功能合理設計其他電路，同樣可以實現反饋同步信號輸出電路的輸出信號的功能。圖3即示出了另一反饋控制電路的實施方式。

圖4是本發明一實施例的級聯判斷電路400的電路框圖。級聯判斷電路400可包括級聯判斷信號產生電路401、下拉電路403和上拉電路405。級聯判斷信號產生電路401接收晶片的時鐘信號，輸出信號tile_ck控制下拉電路403和上拉電路405的工作狀態；在具體實施方式中，級聯判斷信號產生電路401所接收的晶片的時鐘信號可以是晶片固有的、頻率不變的時鐘信號。下拉電路403可避免在判斷晶片工作狀態之前，同步信號輸出電路的輸出端sync出現浮動電位進而影響反饋控制電路的檢測，通過上拉電路405判斷晶片工作在單級模式還是級聯模式，以決定是否將主晶片產生的同步信號通過同步信號輸出電路的輸出端sync端輸出。在具體實施方式中，可根據實際需求設計符合級聯判斷信號產生電路401、下拉電路403和上拉電路405功能的電路。

在一實施方式中，可採用如圖5所示的級聯判斷信號產生電路。本實施例的級聯判斷信號產生電路包括與非門501、d觸發器503、d觸發器505、與非門507、與非門509和非門511，與非門501接收晶片內部的時鐘信號和與非門509輸出的反饋信號，與非門501的輸出信號與d觸發器503的時鐘端相連，d觸發器503的d輸入端與d觸發器503的反向輸出端相連，d觸發器503的反向輸出端與d觸發器505的時鐘端相連，d觸發器505的d輸入端與d觸發器505的反向輸出端相連，d觸發器505的正向輸出端q連接與非門507的輸入端，與非門507的另一輸入端與d觸發器503的反向輸出端相連，與非門507輸出級聯判斷信號tilt_ck，非門511的輸入端連接d觸發器503的反向輸出端輸出端和與非門509相連，與非門509的另一輸入端與d觸發器505的正向輸出端q相連，與非門509的輸出端連接與非門501的一輸入端。應當理解，可根據級聯判斷信號產生電路的功能合理設計其他電路，同樣可以實現產生級聯判斷信號的功能。

在一實施方式中，如圖6所示，下拉電路可採用nmos管，nmos管的源極接地，柵極與級聯判斷信號產生電路的輸出端相連，漏極與同步信號輸出電路的輸出端相連。應當理解，可根據下拉電路的功能合理設計其他電路，同樣可以實現下拉電路的功能。

在一實施方式中，如圖7所示，上拉電路可採用pmos管，pmos管的源極接電源，柵極與級聯判斷信號產生電路的輸出端相連，漏極與同步信號輸出電路的輸出端相連。應當理解，可根據上拉電路的功能合理設計其他電路，同樣可以實現上拉電路的功能。

在具體實施方式中，當級聯判斷信號產生電路輸出高電平時，下拉電路工作，同步信號輸出電路的輸出端為低電平，如果當級聯判斷信號產生電路輸出低電平時，上拉電路工作，同步信號輸出電路的輸出端也為低電平時，則級聯判斷電路判斷主晶片為單級模式；當級聯判斷信號產生電路輸出高電平時，所述下拉電路工作，同步信號輸出電路的輸出端為低電平，且當級聯判斷信號產生電路輸出低電平時，上拉電路工作，同步信號輸出電路的輸出端為高電平時，級聯判斷電路判斷所述主晶片為級聯模式。應當理解，可根據級聯判斷信號產生電路的功能合理設計其他電路，同樣可以實現控制下拉電路和上拉電路工作狀態的功能。

在一實施方式中，同步信號輸出電路可包括三態門，三態門的輸入端與反饋控制電路的輸出端相連，三態門的另一輸入端與同步時鐘信號相連。當反饋控制電路的使能信號為高電平且所述級聯判斷電路判斷所述晶片為級聯狀態時，所述三態門輸出同步信號。在具體實施方式中，當識別為從片時，則三態門關閉，從片的sync端負責接收主片的同步信號工作；當反饋控制電路識別為晶片為主片時，若下拉為低電平上拉也為低電平，說明同步信號輸出電路的輸出端sync處於接地狀態，表明晶片工作在單級模式，三態門一直為高阻態，同步信號輸出電路不輸出同步信號；當出現下拉為低電平上拉為高電平時，反饋控制電路被觸發為高電平，促使三態門一直處於導通狀態，表明主晶片處於級聯模式，此時主晶片內部產生的同步信號通過三態門被sync端輸出到晶片外，供從片使用。應當理解，可根據同步信號輸出電路的功能合理設計其他電路，同樣可以實現輸出同步信號的功能。

圖8是本發明一實施例的同步控制電路800的電路框圖。同步控制電路800可包括反饋控制電路801、級聯判斷信號產生電路803、下拉電路805、上拉電路807和三態門809，其中，級聯判斷信號產生電路803、下拉電路805、上拉電路807組成級聯判斷電路。fsw信號為同步信號，在具體實施方式中，fsw信號可為晶片內部振蕩器產生的時鐘信號，sync為同步控制電路的輸出端，負責將主晶片產生的時鐘信號輸出，用於控制從片的工作。晶片上電完成後，反饋控制電路801首先自動識別晶片是主片還是從片，當識別為從片時，則三態門809關閉，sync端負責接收主片的同步信號；當反饋控制電路801識別為主晶片時，若級聯判斷信號產生電路803控制下拉電路805工作時，sync端輸出低電平，若級聯判斷信號產生電路803控制上拉電路807工作時，sync端輸出也為低電平，說明sync端處於接地狀態，表明晶片工作在單級模式，三態門809一直為高阻態，同步控制電路800不輸出同步信號；當出現級聯判斷信號產生電路803控制下拉電路805工作時，sync端輸出低電平，級聯判斷信號產生電路803控制上拉電路807工作時，sync端輸出為高電平，則反饋控制電路801被觸發為高電平，促使三態門809一直處於導通狀態，表明主片處於級聯模式，此時主片內部振蕩器產生的同步信號fsw通過三態門809被sync端輸出到晶片外，供從片使用。

圖9是本發明一實施例的同步控制電路900的電路圖。同步信號輸出電路901包括了一個三態門t1；反饋控制電路903包括d觸發器d1和與門；級聯判斷電路905包括級聯判斷信號產生電路和下拉電路nmos管和上拉電路pmos管，級聯判斷信號產生電路包括兩個d觸發器、三個與非門和一個非門。本實施例的同步控制電路900可設計在晶片內部，所以，反饋控制電路903連接的使能信號可以是晶片外部給的使能信號。當反饋控制電路903的使能信號en為低電平時，反饋控制電路903輸出的三態門控制信號為低電平，三態門t1處於高阻態，若無時鐘信號通過同步信號輸出電路901的sync端輸出，表明該晶片處於主片待機或者從片狀態，若同步信號輸出電路901的sync端有時鐘信號流入晶片，表明晶片處於從片狀態。當反饋控制電路903的使能信號en為高電平時，表明晶片為主片，此時，若級聯判斷電路905輸出高電平，下拉電路工作，同步信號輸出電路901的sync端輸出低電平，當級聯判斷電路905輸出低電平時，上拉電路工作，若同步信號輸出電路901的sync端輸出同樣也是低電平，反饋控制電路903的d觸發器d1不被觸發，三態門控制信號輸出低電平，表明晶片工作在單級模式，三態門t1一直為高阻態，同步信號輸出電路901不輸出同步信號；若級聯判斷電路905輸出高電平，下拉電路工作，同步信號輸出電路901的sync端輸出低電平，當級聯判斷電路905輸出低電平時，上拉電路工作，若同步信號輸出電路901的sync端輸出是高電平，則反饋控制電路903的d觸發器d1被上升沿觸發，三態門控制信號輸出高電平，三態門t1處於導通狀態，表明主片處於級聯模式，此時主片內部振蕩器產生的時鐘信號fsw被同步信號輸出電路輸出到晶片外，供從片使用。

圖10是本發明一實施例的多晶片級聯電路110的電路示意圖。所有級聯晶片內部都設置有本發明的同步控制電路，所有級聯晶片的輸入信號接在一起並與輸入電壓相連，所有級聯晶片的輸出信號接在一起共同驅動負載，所有晶片的sync端接在一起由主片的時鐘頻率同步控制所有從片，應用本發明同步電路的晶片級聯時所需管腳少，接線非常簡單。

圖11是本發明一實施例的同步控制電路控制時序圖。fsw信號為主片內部振蕩器產生的用於同步的時鐘信號，當en信號為高電平時表明是主片模式，下拉電路高電平有效，上拉電路低電平有效，此時級聯判斷信號產生電路輸出的信號tile_ck使得下拉電路先啟動，當輸出低電平時上拉電路工作，sync端電位被由低拉到高，反饋控制電路被上升沿觸發，三態門工作在導通狀態，主片的fsw時鐘信號開始被輸出到同步sync端，供從片使用。

本發明提供的同步控制電路通過晶片的sync端就實現了多晶片的同步時鐘控制，級聯時接線非常簡單方便，可操作性強；同步電路只需要用到上下拉電路、三態門和反饋控制電路即可實現多晶片的時鐘同步控制。

應當理解的是，以上實施例僅用以說明本發明的技術方案，而非對其限制，對本領域技術人員來說，可以對上述實施例所記載的技術方案進行修改，或者對其中部分技術特徵進行等同替換；而所有這些修改和替換，都應屬於本發明所附權利要求的保護範圍。