數字存儲示波器電路的製作方法

2023-04-27 05:08:01 4

專利名稱：數字存儲示波器電路的製作方法
技術領域：
本發明涉及一種示波器，尤其涉及一種數字存儲示波器電路。
背景技術：
示波器是一種電子測量儀器，在需要觀察電路的電壓、電流波形及調試、分析、判 斷電路故障的場合都會用到示波器，示波器可觀察相對於時間的瞬時電壓，它可顯示波形 的形狀並可測量幅度、頻率和相位等參數。示波器和一些適當的傳感器配合，還可以觀察一 些非電量的變化。 現有的模擬及數字示波器一般體積較大。電源轉換模塊及其保護電路連接複雜， 穩定性及可靠性不夠理想。信號調理模塊採用多級衰減模塊，並採用多級高速運放和機械 控制開關，體積大，成本高，修正能力不高。傳統示波器通常採用基準晶片產生基準信號， 其基準信號產生單一，校正複雜，而且價格昂貴。傳統的示波器一般用DSP晶片設計，採用 5. 7"液晶屏，使用單片SDRAM，處理速度及波形刷新率低，連接液晶屏時需要增加控制晶片， 波形信息量少，開機界面存在嚴重閃爍現象。需要外加USB控制器才能連接USB接口 ，造成 PCB板面積較大。整個示波器體積較大，攜帶不方便，數據處理速度及波形捕獲率低，波形信 息量少，穩定性和可靠性不理想，已經不能滿足當今電子領域高速發展的需要。

發明內容
本發明主要解決原有示波器體積較大，攜帶不方便，數據處理速度及波形捕獲率 低，穩定性和可靠性不理想，已經不能滿足當今電子領域高速發展的需要的技術問題；提供 一種電路簡單，PCB板面積較小，示波器攜帶方便，數據處理速度及波形捕獲率高，提高穩定 性和可靠性的數字存儲示波器電路。 本發明同時解決原有示波器波形信息量少，開機界面存在嚴重閃爍現象的技術問 題；提供一種大大增加屏幕顯示的波形信息，開機界面無異常畫面，性能優良，成本低廉，使 用方便的數字存儲示波器電路。 本發明的上述技術問題主要是通過下述技術方案得以解決的本發明包括信號調 理電路、觸發調理電路、自校正信號補償模塊、ADC採集模塊、FPGA存儲模塊、MCU控制模塊、 LCD顯示模塊以及為整個數字存儲示波器電路提供工作電壓的AC/DC開關電源模塊，所述 的信號調理電路與所述的ADC採集模塊相連，所述的ADC採集模塊、所述的觸發調理電路與 所述的FPGA存儲模塊相連，所述的FPGA存儲模塊接所述的MCU控制模塊，所述的MCU控制 模塊與所述的LCD顯示模塊相連，所述的自校正信號補償模塊與所述的FPGA存儲模塊之間 連接有高精度DAC轉換模塊，所述的自校正信號補償模塊的輸出與所述的信號調理電路、 觸發調理電路的輸入相連。本發明以MCU控制模塊為核心進行設計，LCD顯示模塊可直接 與MCU控制模塊相連，從而降低成本，簡化設計。示波器均需要自校正垂直系統、觸發系統 和水平系統。其校正時均要求基準信號精準、溫漂小、無幹擾等。本示波器自校正模塊的基 準信號採用高精度DAC轉換模塊，確保自校正的基準信號精準、可靠。基準信號產生簡便、靈活，大大簡化自校正過程。基準信號精確，基本不受其它任何因素幹擾。整個示波器體積 較小，攜帶方便，數據處理速度及波形捕獲率高，提高穩定性和可靠性。
作為優選，所述的AC/DC開關電源模塊包括依次相連的共模/差模濾波器、橋式整 流器、濾波器、開關變壓器、整流濾波電路，所述的橋式整流器的輸出還與一開關晶片相連， 所述的整流濾波電路輸出還與一反饋電路的輸入相連，反饋電路的輸出經光耦與開關晶片 相連，開關晶片又與所述的開關變壓器的輸入端相連；所述的共模/差模濾波器的輸出與 一市電觸發脈衝整形電路的輸入端相連，市電觸發脈衝整形電路輸出市電觸發AC脈衝信 號。整流濾波電路輸出示波器各模塊所需要的直流電壓，示波器所需要的市電觸發AC脈衝 信號是通過共模/差模濾波器對市電進行整形後得到的。本發明的AC/DC開關電源模塊具 有良好抗幹擾能力以及EMI和EMC性能；輸入市電範圍寬廣，符合全球各地的電網標準；優 良的反饋電路使開關電源輸出各路直流電壓穩定可靠，且具有良好的負載調整率；簡捷的 LC濾波電路保證各路輸出直流電壓上只有極小的電壓紋波；簡潔的市電觸發脈衝整形電 路保證示波器市電觸發穩定可靠；電源的輸入欠、過壓保護功能實現簡捷，只需要添加簡單 的R、C電路即可，保護電壓很寬，大大優於傳統的開關電源輸入複雜的保護電路。本發明的 AC/DC開關電源模塊簡捷方便，成本低廉，且大大地縮短電源調試時間。
作為優選，所述的信號調理電路包括依次相連的單級衰減模塊、垂直移位模塊和 高速寬帶VGA放大模塊，所述的單級衰減模塊與示波器的通道輸入信號相連，所述的高速 寬帶VGA放大模塊與所述的ADC採集模塊相連。本發明為雙蹤數字存儲示波器，通道CH1和 通道CH2均為對稱通道，垂直偏轉係數以1-2-5方式步進，步進範圍為2mV 5V (探頭XI)， 支持探頭X1、X10、X20、X50、X100、X1000等方式。被測輸入信號通過單級衰減模塊、垂直移 位模塊及高速寬帶VGA放大模塊進行衰減、平移及放大調理，得到ADC所需要的輸入信號。 本發明採用單級衰減模塊，比採用多級衰減的傳統示波器減少更多的PCB布板空間和更少 的器件；增益控制設計簡捷，且有傳統示波器無法比擬的任意增益大小配置及增益大小連 續調節能力；具有極其理想的頻率響應特性；具有傳統示波器無法想像的小信號全帶寬測 試能力及自校正參數硬體修正能力。信號調理電路中的放大電路採用了高速寬帶VGA放大 模塊，與傳統示波器採用多級高速運放大器和機械控制開關實現放大相比，實現更簡捷，體 積更小巧，成本更低廉。 作為優選，所述的觸發調理電路包括依次相連的觸發選擇電路、抑制選擇電路、高 頻抑制電路及觸發脈衝整形電路，所述的抑制選擇電路上連接有視頻同步分離電路，視頻 同步分離電路輸出同步脈衝信號給所述的FPGA存儲模塊，所述的觸發脈衝整形電路上還 連接有噪聲抑制電路，觸發脈衝整形電路輸出觸發脈衝信號給所述的FPGA存儲模塊。本發 明的示波器電路支持多種觸發類型，包括邊沿、脈衝、視頻、斜率、交替、超時等。支持多種 觸發耦合方式，包括直流、交流、高頻抑制、低頻抑制、噪聲抑制等耦合方式。支持多種觸 發信源選擇。觸發脈衝是通過高速比較器對觸發輸入信號整形得到的，噪聲抑制是通過調 節高速比較器的遲滯電壓實現的。各種觸發耦合方式時均具有良好的頻率響應；用戶自己 可通過升級示波器程序改變觸發靈敏度，真正做到用戶自己配置示波器部分性能指標；通 過電壓控制高速比較器的遲滯電壓，方便設計噪聲抑制；具有良好的高、低頻小信號觸發能 力；可方便實現快速觸發電路校正功能。本發明的觸發調理電路具有簡捷的觸發系統結構， 電路調試簡捷，採用市場上的通用器件設計，具有良好的性能指標。
作為優選，所述的ADC採集模塊為1GS/S採集速度、8通道、125MSa/S低速低成本 的8分相ADC採集模塊，所述的FPGA存儲模塊上連接的有源晶振採用低抖動有源晶振。利 用大規模FPGA存儲模塊，設計出本公司獨有的硬體去抖算法，使測量高頻信號時得到與低 頻一樣的視覺抖動效果。採用低抖動有源晶振作為分相時鐘，大大減小因時鐘抖動而引起 的分相時鐘抖動，減小ADC採集因分相產生的採集錯誤。採用獨特的多分相技術設計出高 採樣率示波器，大大降低示波器設計成本。 作為優選，所述的MCU控制模塊上連接有兩個大容量SDRAM模塊、一個USB主接口 及一個USB從接口，所述的MCU控制模塊集成有USB主、從控制電路，USB主、從控制電路分 別連接所述的USB主、從接口 ，所述的MCU控制模塊和所述的FPGA存儲模塊間採用寬數據 32位並行通信。本示波器電路的數據處理及控制模塊採用通用的消費類電子MCU控制模 塊(ARM9)進行設計，其成本低廉，接口豐富。採用兩片大容量SDRAM存儲器，加快數據處理 速度，大大提高示波器波形刷新率和波形捕獲率。採用ARM9進行設計，大大降低硬體設計 成本，並能夠輕鬆運行Li皿x作業系統，從而加快軟體開發周期。USB主、從控制電路集成 於MCU控制模塊內，USB主、從接口設計簡單，打破傳統示波器外加USB主、從控制器的設計 方法，從而降低成本、減小PCB板布板面積，大大提高USB通信性能。MCU控制模塊與FPGA 存儲模塊間採用寬數據32位並行通信，大大提高波形數據搬移速度，提高波形捕獲率。兩 片SDRAM設計，提高數據處理速度，大大提高波形刷新率，打破傳統示波器使用單片SDRAM 設計方法。利用USB主接口進行U盤升級，可以適時對示波器進行一切軟體、部分硬體功能 升級，不需要將示波器郵寄返回廠家，浪費資金和時間，真正做到用戶對自己心愛的示波器 DIY，打破傳統示波器無法升級的尷尬。 作為優選，所述的MCU控制模塊和LCD顯示模塊之間連接有對比度調節模塊和去 閃爍模塊。增加去閃爍模塊，使示波器在開機過程中無異常畫面，避免原有示波器開機界面 存在嚴重閃爍現象。 作為優選，所述的LCD顯示模塊採用7"真彩TFT屏。在示波器的波形顯示區中，垂 直方向用於顯示被測信號的幅度，水平方向上則顯示被測信號取樣值之間的時間關係。顯 示器的水平解析度越高，可以同時顯示的取樣點就越多，可觀察到的波形範圍就越廣，使用 者就越容易捕捉到被測信號中的異常。波形需要使用者用眼睛去觀察，最符合人眼視覺習 慣的長和寬的比是16 : IO，因此，用作示波器的顯示器除了應具有儘量高的解析度外，其
長和寬的比應儘量接近ie : io。目前，數字存儲示波器通常採用長寬比為4 : 3、解析度
為320X240或640X480的低解析度普通液晶屏，屬於常規屏，不能達到上述的技術要求。 採用7"真彩TFT屏，打破傳統示波器使用5. 7"液晶屏的習慣，電路接口簡單，而且7"真彩 TFT屏在水平方向上總共可以顯示640個像素點，能夠在顯示屏上一次顯示更多的波形細 節和更寬的波形，符合人眼視覺習慣，使使用者更容易捕捉到被測信號中的異常，顯示更加 清晰，提高觀察效果，可大大增加屏幕顯示的波形信息。 本發明的有益效果是通過改進電源模塊，使得輸入市電範圍寬廣，符合全球各地 的電網標準，優良的反饋電路使開關電源輸出各路直流電壓穩定可靠，且具有良好的負載 調整率，市電觸發脈衝整形電路保證示波器市電觸發穩定可靠。通過改進信號調理電路，使 示波器具有優良的小信號全帶寬測試能力及自校正參數硬體修正能力。通過改進觸發調理 電路，使示波器具有良好的高、低頻小信號觸發能力，可方便實現快速觸發電路校正功能。自校正信號補償模塊、高精度DAC轉換模塊的設置，使得基準信號產生簡便、靈活且精確， 基本不受其它任何因素幹擾，大大簡化自校正過程。FPGA存儲模塊採用低抖動有源晶振，大 大減小因時鐘抖動而引起的分相時鐘抖動，減小ADC採集模塊因分相產生的採集錯誤。採 用MCU控制模塊並連接兩片大容量SDRAM存儲器，加快數據處理速度，大大提高示波器波形 刷新率和波形捕獲率。在MCU控制模塊和LCD顯示模塊間增加去閃爍模塊，確保示波器在 開機過程中無異常畫面。採用7"真彩TFT屏，使使用者更容易捕捉到被測信號中的異常， 大大增加屏幕顯示的波形信息。本發明的示波器電路性能優良，穩定性和可靠性高，成本低 廉，電路簡捷可靠，所佔PCB板面積小，使整個示波器體積小巧且便於攜帶，滿足當今電子 領域高速發展的需要。


圖1是本發明的一種電路原理框圖。 圖2是本發明中AC/DC開關電源模塊的一種電路原理框圖。
圖3是本發明中信號調理電路的一種電路原理框圖。
圖4是本發明中觸發調理電路的一種電路原理框圖。
具體實施例方式
下面通過實施例，並結合附圖，對本發明的技術方案作進一步具體的說明。
實施例1 :本實施例的數字存儲示波器電路，如圖1所示，包括信號調理電路1、觸 發調理電路2、自校正信號補償模塊3、 ADC採集模塊4、 FPGA存儲模塊5、 MCU控制模塊6、 LCD顯示模塊7以及AC/DC開關電源模塊8。信號調理電路1有兩個，其輸入信號分別由通 道1、通道2輸入，兩個信號調理電路1的輸出均與ADC採集模塊4相連。如圖3所示，信 號調理電路1包括依次相連的單級衰減模塊11、垂直移位模塊12和高速寬帶VGA放大模 塊13，單級衰減模塊11與示波器的通道輸入信號相連，高速寬帶VGA放大模塊13的輸出與 ADC採集模塊4的輸入端相連。同時，高速寬帶VGA放大模塊13的輸出也與觸發調理電路 2相連，觸發調理電路2的輸出與FPGA存儲模塊5相連。如圖4所示，觸發調理電路2包括 依次相連的觸發選擇電路21、抑制選擇電路22、高頻抑制電路23及觸發脈衝整形電路24， 抑制選擇電路22上連接有視頻同步分離電路25，視頻同步分離電路25輸出同步脈衝信號 給FPGA存儲模塊5，觸發脈衝整形電路24上還連接有噪聲抑制電路26，觸發脈衝整形電路 24輸出觸發脈衝信號給FPGA存儲模塊5。如圖1所示，ADC採集模塊4與FPGA存儲模塊5 相連，它們之間進行8通道數據傳輸，ADC採集模塊4採用1GS/S採集速度、8通道、125MSa/ S低速低成本的8分相ADC採集模塊，FPGA存儲模塊5上連接有有源晶振51、鍵盤模塊52、 SRAM模塊53及高精度DAC轉換模塊9，該有源晶振51採用低抖動有源晶振，高精度DAC轉 換模塊9輸出的電平調節信號分別給兩個信號調理電路和一個觸發調理電路，高精度DAC 轉換模塊9還有一個輸出端與自校正信號補償模塊3的輸入端相連，自校正信號補償模塊 3的輸出端與兩個信號調理電路1及觸發調理電路2的通道輸入信號相連。FPGA存儲模塊 5又與MCU控制模塊6相連，MCU控制模塊與FPGA存儲模塊間採用寬數據32位並行通信。 MCU控制模塊6上連接有兩個大容量SDRAM模塊61、一個USB主接口 62、一個USB從接口 63、一個LCD顯示模塊及一個FLASH模塊、一個有源晶振、一個E2PR0M模塊。MCU控制模塊6集成有USB主、從控制電路，USB主、從控制電路分別與USB主、從接口 62、63相連。MCU控 制模塊6和LCD顯示模塊7之間還連接有對比度調節模塊64和去閃爍模塊65。本實施例 中，LCD顯示模塊7採用7 "真彩TFT屏，該屏有65536色，解析度為840 X 680 。
本實施例中，為整個數字存儲示波器電路提供工作電壓的電源模塊由AC/DC開關 電源模塊8和電源轉換模塊10相連構成。如圖2所示，AC/DC開關電源模塊8包括依次相 連的共模/差模濾波器81、橋式整流器82、濾波器83、開關變壓器84、整流濾波電路85，橋 式整流器82的輸出還與一開關晶片86相連，整流濾波電路85輸出還與一反饋電路87的 輸入相連，反饋電路87的輸出經光耦與開關晶片86相連，開關晶片86又與開關變壓器84 的輸入端相連。共模/差模濾波器81的輸入端接100V 240VAC的市電，共模/差模濾波 器81的輸出還與一市電觸發脈衝整形電路88的輸入端相連，市電觸發脈衝整形電路88輸 出市電觸發AC脈衝信號。整流濾波電路85輸出各種直流電壓，經電源轉換模塊IO轉換， 獲得示波器電路中各元器件需要的工作電壓值。 工作過程如圖3所示，被測量信號通過單級衰減模塊11進行固定倍數衰減後， 通過垂直移位模塊12疊加相應的垂直移位直流電平，再由高速寬帶VGA放大模塊13對被 測量輸入信號進行相應倍數的放大， 一條信號通路輸入至ADC採集模塊4將處理好的被測 模擬信號轉換成相應數位訊號；另一條信號通路輸入至觸發選擇電路21，再由抑制選擇電 路22從直流抑制、交流抑制、低頻抑制、高頻抑制等抑制方式中選擇一種，將觸發信號中的 部分頻率成份抑制後輸入至觸發脈衝整形電路24，由該電路整形出觸發脈衝信號輸入至 FPGA存儲模塊5中的觸發信號檢測模塊，使FPGA存儲模塊響應相應條件的觸發，從而存儲 和計算處理相應採集的數位訊號；處理後的波形數位訊號傳送給MCU控制模塊6再做相應 的數學運算，由LCD顯示模塊7還原顯示出被測量的模擬信號。
權利要求
一種數字存儲示波器電路，其特徵在於包括信號調理電路(1)、觸發調理電路(2)、自校正信號補償模塊(3)、ADC採集模塊(4)、FPGA存儲模塊(5)、MCU控制模塊(6)、LCD顯示模塊(7)以及為整個數字存儲示波器電路提供工作電壓的AC/DC開關電源模塊(8)，所述的信號調理電路(1)與所述的ADC採集模塊(4)相連，所述的ADC採集模塊(4)、所述的觸發調理電路(2)與所述的FPGA存儲模塊(5)相連，所述的FPGA存儲模塊(5)接所述的MCU控制模塊(6)，所述的MCU控制模塊(6)與所述的LCD顯示模塊(7)相連，所述的自校正信號補償模塊(3)與所述的FPGA存儲模塊(5)之間連接有高精度DAC轉換模塊(9)，所述的自校正信號補償模塊(3)的輸出與所述的信號調理電路(1)、觸發調理電路(2)的輸入相連。
2. 根據權利要求1所述的數字存儲示波器電路，其特徵在於所述的AC/DC開關電源模 塊(8)包括依次相連的共模/差模濾波器(81)、橋式整流器(82)、濾波器(83)、開關變壓器 (84)、整流濾波電路(85)，所述的橋式整流器(82)的輸出還與一開關晶片(86)相連，所述 的整流濾波電路(85)輸出還與一反饋電路(87)的輸入相連，反饋電路(87)的輸出經光耦 與開關晶片(86)相連，開關晶片(86)又與所述的開關變壓器(84)的輸入端相連；所述的 共模/差模濾波器(81)的輸出與一市電觸發脈衝整形電路(88)的輸入端相連，市電觸發 脈衝整形電路(88)輸出市電觸發AC脈衝信號。
3. 根據權利要求l所述的數字存儲示波器電路，其特徵在於所述的信號調理電路(1) 包括依次相連的單級衰減模塊(11)、垂直移位模塊(12)和高速寬帶VGA放大模塊(13)，所 述的單級衰減模塊(11)與示波器的通道輸入信號相連，所述的高速寬帶VGA放大模塊(13) 與所述的ADC採集模塊(4)相連。
4. 根據權利要求l所述的數字存儲示波器電路，其特徵在於所述的觸發調理電路(2) 包括依次相連的觸發選擇電路(21)、抑制選擇電路(22)、高頻抑制電路(23)及觸發脈衝整 形電路(24)，所述的抑制選擇電路(22)上連接有視頻同步分離電路(25)，視頻同步分離電 路(25)輸出同步脈衝信號給所述的FPGA存儲模塊(5)，所述的觸發脈衝整形電路(24)上 還連接有噪聲抑制電路(26)，觸發脈衝整形電路(24)輸出觸發脈衝信號給所述的FPGA存 儲模塊(5)。
5. 根據權利要求1所述的數字存儲示波器電路，其特徵在於所述的ADC採集模塊(4) 為1GS/S採集速度、8通道、125MSa/S低速低成本的8分相ADC採集模塊，所述的FPGA存儲 模塊(5)上連接的有源晶振(51)採用低抖動有源晶振。
6. 根據權利要求1所述的數字存儲示波器電路，其特徵在於所述的MCU控制模塊(6) 上連接有兩個大容量SDRAM模塊(61)、一個USB主接口 (62)及一個USB從接口 (63)，所述 的MCU控制模塊(6)集成有USB主、從控制電路，USB主、從控制電路分別連接所述的USB 主、從接口 (62、63)，所述的MCU控制模塊(6)和所述的FPGA存儲模塊(5)間採用寬數據 32位並行通信。
7. 根據權利要求1或6所述的數字存儲示波器電路，其特徵在於所述的MCU控制模塊 (6)和LCD顯示模塊(7)之間連接有對比度調節模塊(64)和去閃爍模塊(65)。
8. 根據權利要求7所述的數字存儲示波器電路，其特徵在於所述的LCD顯示模塊(7) 採用7"真彩TFT屏。
全文摘要
本發明涉及一種數字存儲示波器電路，包括信號調理電路、觸發調理電路、自校正信號補償模塊、ADC採集模塊、FPGA存儲模塊、MCU控制模塊、LCD顯示模塊以及為整個數字存儲示波器電路提供工作電壓的AC/DC開關電源模塊，信號調理電路與ADC採集模塊相連，ADC採集模塊、觸發調理電路與FPGA存儲模塊相連，FPGA存儲模塊接MCU控制模塊，MCU控制模塊與LCD顯示模塊相連，自校正信號補償模塊與FPGA存儲模塊之間連接有高精度DAC轉換模塊，自校正信號補償模塊的輸出與信號調理電路、觸發調理電路的輸入相連。本發明性能優良，穩定性和可靠性高，成本低廉，所佔PCB板面積小，整個示波器體積小巧且便於攜帶。
文檔編號G01R13/00GK101694500SQ200910308690
公開日2010年4月14日 申請日期2009年10月23日 優先權日2009年10月23日
發明者陳曉剛 申請人:杭州三匯科技有限公司;