靜電放電保護結構的製作方法
2023-05-17 17:07:11
靜電放電保護結構的製作方法
【專利摘要】靜電放電保護結構，包括基底、接點區、第一金屬氧化物半導體元件、第二金屬氧化物半導體元件、第一摻雜區以及第二摻雜區。接點區位於基底中。第一金屬氧化物半導體元件包括具有第一導電型的第一漏極區，位於基底中。第二金屬氧化物半導體元件包括具有第一導電型的第二漏極區，位於基底中。第一漏極區較第二漏極區接近接點區。第一和第二摻雜區均具有第二導電型，分別位於對應的第一和第二漏極區下方。第一摻雜區的面積和/或摻雜濃度大於第二摻雜區的面積和/或摻雜濃度。通過改變摻雜區的面積/摻雜濃度，可修正摻雜區與接點區距離不同造成的差異，使不同區域各寄生雙極性電晶體（BJT）的崩潰電壓大致相同，便可使各BJT導通時間幾乎一致。
【專利說明】靜電放電保護結構
【技術領域】
[0001]本發明涉及一種半導體元件，且特別涉及靜電放電保護結構。
【背景技術】
[0002]靜電放電(electrostatic discharge,ESD)是電荷在非導體或未接地的導體上累積後，經由放電路徑，在短時間內快速移動(放電)的現象。靜電放電會損害由集成電路的元件構成的電路。舉例而言，人體、封裝集成電路的機器或測試集成電路的儀器都是常見的帶電體，當前述帶電體與晶片接觸時，即有可能向晶片放電。靜電放電的瞬間功率可能造成晶片中的集成電路損壞或失效。
[0003]通常商用集成電路的靜電放電耐受度必需通過人體放電模式(HumanBody Model,HBM) 2kV與機器放電模式(Machine Model,麗)200V的測試。為了能夠承受如此高電壓的靜電放電測試，集成電路上的靜電放電防護元件常具有大元件尺寸的設計。為了儘可能節省晶粒面積，在布局(layout)上,這種大尺寸的元件通常以指狀(mult1-finger)的方式來實現。雖然指狀的防護元件能夠節省晶粒面積，但這種布局方式常造成元件不均勻導通(non-uniform turn-on)的問題。
【發明內容】
[0004]本發明提供一種靜電放電保護結構，可以提升靜電放電保護結構的健全性(robustness)。
[0005]本發明提供一種靜電放電保護結構，可以使得各寄生BJT的開啟時間大致一致。
[0006]本發明提出一種靜電放電保護結構，包括基底、接點(pick up)區、第一金屬氧化物半導體元件、第二金屬氧化物半導體元件、第一摻雜區以及第一摻雜區。接點區，位於上述基底中。第一金屬氧化物半導體元件，位於上述基底上，包括具有第一導電型的第一漏極區。第二金屬氧化物半導體元件，位於上述基底上，包括具有第一導電型的第二漏極區。上述第一漏極區較上述第二漏極區接近上述接點區。第一摻雜區，具有第二導電型，位於上述第一漏極區下方。第二摻雜區，具有第二導電型，位於上述第二漏極區下方，其中上述第一摻雜區的面積、摻雜濃度或兩者大於上述第二摻雜區的面積、摻雜濃度或兩者。
[0007]依照本發明一實施例，上述第一導電型為N型，上述第二導電型為P型。
[0008]依照本發明一實施例，上述第一導電型為P型，上述第二導電型為N型。
[0009]依照本發明一實施例，上述第一金屬氧化物半導體(MOS)元件與上述第二金屬氧化物半導體元件為並列成手指狀金屬氧化物半導體元件。
[0010]依照本發明一實施例，上述第一金屬氧化物半導體元件與上述第二金屬氧化物半導體元件為棋格狀(Waffle)金屬氧化物半導體元件。
[0011]依照本發明一實施例，上述接點區為環狀，上述第一金屬氧化物半導體元件與上述第二金屬氧化物半導體元件位於上述接點區所圍的區域之內。
[0012]本發明還提出一種靜電放電保護結構，包括:基底、接點區、多個金屬氧化物半導體元件、多個摻雜區。接點區，位於上述基底中。多個金屬氧化物半導體元件，位於上述基底上，分別具有第一導電型的漏極區。多個摻雜區，具有第二導電型且分別位於各個金屬氧化物半導體元件的上述漏極區下方。自遠離上述接點區的上述摻雜區至接近上述接點區的上述摻雜區的面積、摻雜濃度或兩者逐漸遞增。
[0013]依照本發明一實施例，上述第一導電型為N型，上述第二導電型為P型。
[0014]依照本發明一實施例，上述第一導電型為P型，上述第二導電型為N型。
[0015]依照本發明一實施例，上述第一金屬氧化物半導體元件與上述第二金屬氧化物半導體元件為並列成手指狀金屬氧化物半導體元件。
[0016]依照本發明一實施例，上述第一金屬氧化物半導體元件與上述第二金屬氧化物半導體元件為棋格狀金屬氧化物半導體元件。
[0017]依照本發明一實施例，上述接點區為環狀，上述第一金屬氧化物半導體元件與上述第二金屬氧化物半導體元件位於上述接點區所圍的區域之內。
[0018]基於上述，本發明提供一種靜電放電保護結構，在漏極區下方設置與其導電型相異的摻雜區可以提升靜電放電保護結構的健全性，而且通過改變位於漏極區下方的摻雜區的面積/摻雜濃度，可以修正摻雜區與接點區距離不同所造成的差異，使得各寄生BJT的崩潰電壓大致相同，便可以使各BJT的導通時間幾乎一致。
[0019]為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合附圖作詳細說明如下。
【專利附圖】
【附圖說明】
[0020]圖1是本發明的一實施例的靜電放電保護結構的局部俯視圖。
[0021]圖2是本發明的一實施例的靜電放電保護結構的局部剖面示意圖。
[0022]圖3是本發明的另一實施例的靜電放電保護結構的局部俯視圖。
[0023]圖4是本發明的另一實施例的靜電放電保護結構的局部剖面示意圖。
[0024]圖5是本發明的又一實施例的靜電放電保護結構的俯視。
[0025]【符號說明】
[0026]10:基底
[0027]20:第一金屬氧化物半導體元件
[0028]22:第一柵極結構
[0029]24:第一源極區
[0030]24a、26a、34a、36a、50a、74a:接觸窗
[0031]26:第一漏極區
[0032]30:第二金屬氧化物半導體元件
[0033]32:第二柵極結構
[0034]34:第二源極區
[0035]36:第二漏極區
[0036]40:第一摻雜區
[0037]50:接點(pick up)區
[0038]52:隔離結構
[0039]60:第二摻雜區
[0040]70:第三金屬氧化物半導體元件
[0041]74:第三源極區
[0042]80:第四金屬氧化物半導體元件
[0043]100a、10b:靜電放電保護結構
[0044]110、210:金屬氧化物半導體元件
[0045]220、230:柵極結構
[0046]212:源極區
[0047]114、114a、114b、214、214a、214b:漏極區
[0048]140、140a、140b、240、240a、240b:摻雜區
[0049]A^A2:面積
[0050]Pw1、Pw2:寬度
[0051]Pl1、Pl2:長度
【具體實施方式】
[0052]本發明實施例的一種靜電放電保護結構，其包括多個金屬氧化物半導體元件。在每一個金屬氧化物半導體元件的漏極區下方，設置與漏極區導電型相異的摻雜區，以提升靜電放電保護結構的健全性。再者，在接近接點(pickup)區的漏極區下方的摻雜區的面積/摻雜濃度大於遠離接點區的漏極區下方的摻雜區的面積/摻雜濃度，以使得各寄生BJT的崩潰電壓大致相同，進而使各寄生BJT導通時間幾乎一致。
[0053]圖1是本發明的實施例的靜電放電保護結構的局部俯視圖。圖2是本發明的實施例的靜電放電保護結構的局部剖面示意圖。
[0054]請先參照圖1與2，本發明一實施例的靜電放電保護結構10a包括基底10、第一金屬氧化物半導體元件20、第二金屬氧化物半導體元件30、接點(pick up)區50、第一摻雜區40與第二摻雜區60。第一金屬氧化物半導體元件20與第二金屬氧化物半導體元件30具有第一導電型通道。接點區50、第一摻雜區40與第二摻雜區60具有第二導電型摻雜。在一實施例中，第一導電型為N型，第二導電型為P型。在另一實施例中，第一導電型為P型，第二導電型為N型。P型摻雜區的摻雜例如是硼或三氟化硼(BF3)。N型摻雜區的摻雜例如是磷或砷。為了清楚描述本實施例，圖1與2中以文字標示各區域的導電類型，「+」號表示摻雜濃度較高的區域。然而，本發明並不以圖1與2中標示的導電類型為限。
[0055]第一金屬氧化物半導體元件20包括第一柵極結構22、第一源極區24與第一漏極區26。第一柵極結構22位於第一源極區24與第一漏極區26之間的基底10上。第一柵極結構22包括第一柵極導體層與第一柵極介電層。第一柵極導體層的材料可以是導體，例如金屬或摻雜多晶矽。第一柵極介電層的材料可以是絕緣體，例如氧化矽或介電常數大於4的高介電常數材料。第一柵極結構22還可包括間隙壁，其材料可以是絕緣體，例如氧化矽或氮化娃。第一源極區24與第一漏極區26具有第一導電型,位於基底10之中，其彼此之間具有第一導電型通道，位於第一柵極結構22下方。
[0056]第二金屬氧化物半導體元件30包括第二柵極結構32、第二源極區34與第二漏極區36。第二柵極結構32位於第二源極區34與第二漏極區36之間的基底10上。第二柵極結構32包括第二柵極導體層與第二柵極介電層。第二柵極導體層的材料可以是導體，例如金屬或摻雜多晶矽。第二柵極介電層的材料可以是絕緣體，例如氧化矽或介電常數大於4的高介電常數材料。第二柵極結構32還可包括間隙壁，其材料可以是絕緣體，例如氧化矽或氮化矽。第二源極區34與第二漏極區36具有第一導電型，位於基底10之中，其彼此之間具有第一導電型通道，位於第二柵極結構32下方。
[0057]在一實施例中，靜電放電保護結構10a還包括位於第一金屬氧化物半導體元件20與第二金屬氧化物半導體元件30之間第三金屬氧化物半導體元件70與第四金屬氧化物半導體元件80。第三金屬氧化物半導體元件70與第一金屬氧化物半導體元件20共用第一漏極區26。第四金屬氧化物半導體元件80與第二金屬氧化物半導體元件30共用第二漏極區36，且與第三金屬氧化物半導體共用第三源極區74。在一實施例中，第一金屬氧化物半導體元件20、第二金屬氧化物半導體元件30、第三金屬氧化物半導體元件70與第四金屬氧化物半導體元件80可以為並列成手指狀金屬氧化物半導體元件。
[0058]接點區50具有第二導電型且位於基底10中。在一實施例中，接點區50為環狀，第一金屬氧化物半導體元件20、第二金屬氧化物半導體元件30、第三金屬氧化物半導體元件70與第四金屬氧化物半導體元件80位於接點區50所圍的區域之內。接點區50與第一金屬氧化物半導體元件20以隔離結構52分隔。隔離結構52可以含有絕緣材料，例如氧化矽。隔離結構52可以是局部區域氧化層(FOX)或淺溝渠隔離結構(STI)。相較於第二金屬氧化物半導體元件30,第一金屬氧化物半導體元件20較接近接點(pick up)區50。S卩，相較於第二金屬氧化物半導體元件30的第二漏極區36，第一金屬氧化物半導體元件20的第一漏極區26較接近接點區50。
[0059]第一摻雜區40具有第二導電型，位於第一金屬氧化物半導體元件20的第一漏極區26的下方。第二摻雜區60具有第二導電型，位於第二金屬氧化物半導體元件30的第二漏極區36的下方。在一實施例中，第一摻雜區40與第一漏極區26緊鄰，第二摻雜區60與第二漏極區36緊鄰，如圖2所示。在另一實施例中，第一摻雜區40的頂面與第一漏極區26的底面之間的距離例如是約0.05 μ m至0.2 μ m ;第二摻雜區60的頂面與第二漏極區36的底面之間的距離例如是約0.05μπι至0.2μπι。通過第一摻雜區40與第二摻雜區60的設置，可以提升靜電放電保護結構的健全性(robustness)。第一摻雜區40的寬度為Pwi，長度為Pu，面積A1=Pwi XPu。弟_■慘雜區60的覽度為Pw2，長度為Pu，面積A2=Pw2 XPL2°弟一慘雜區40與第二摻雜區60的面積的大小或摻雜濃度的高低會與影響側向二極體的崩潰電壓。在一實施例中，第一漏極區26比第二漏極區36接近接點區50，第一摻雜區40的面積A1較大於第二摻雜區60的面積A2。在另一實施例中，第一漏極區26比第二漏極區36接近接點區50，第一摻雜區40的摻雜濃度較大於第二摻雜區60。在又一實施例中，第一漏極區26比第二漏極區36接近接點區50，第一摻雜區40的面積A1與摻雜濃度均較大於第二摻雜區60的面積A2與摻雜濃度。
[0060]一般而言，寄生BJT的導通是靠基底10漏電流1ff。在基底中漏電流的值基本上幾乎固定。決定寄生BJT的導通速度是由基極至射極電壓(Vbe)的大小(Vbe=1ffX Rsub)來決定。第一摻雜區40距離接點區50較近，其基底10的阻值較小，故Vbe電壓便較小，寄生BJT便會較慢導通。反之，而第二摻雜區60距離接點區50較遠，其基底10的阻值較大，故電壓Vbe便較大，BJT便會較快導通。因此，便會有各個BJT導通時間不一致的問題。
[0061]如上所述，使寄生BJT導通的關鍵在於電壓Vbe，而電壓Vbe的電壓相當於1ffXRsub。根據本實施例，這邊討論的1ff又會大致上與摻雜區的面積A成正比(SP，1ff N kXA，k為比例常數)。因此，如果要讓各寄生BJT可以同時導通，亦即要讓各寄生BJT的電壓Vbe大致上相同，可以推導出以下關係式:
[0062]Vbe N 1ff XRsub N kXAXRsub
[0063]故，假設在遠離接點區50的第二摻雜區60面積為A2，接近接點區50的第一摻雜區40的面積為A1，則由於在遠離接點區50的Rsub較大，故可以得到第二摻雜區60需要小的面積，反之在接近接點區50的Rsub較小，故可以得到第一摻雜區40需要大的面積。如此，在遠離接點區50與接近接點區50的各寄生BJT的電壓Vbe便可以幾乎相等，也就可以達到使各寄生BJT幾乎同時導通的目的。
[0064]綜上所述，在本實施例中，將第一摻雜區40的面積A1、摻雜濃度或兩者改變為較大於第二摻雜區60的面積A2、摻雜濃度或兩者，可以修正第一摻雜區40和第二摻雜區60與接點區50距離不同所造成的差異，使得側向寄生二極體的崩潰電壓大致相同，便可以使各BJT的導通時間幾乎一致。
[0065]在接點區50、第一源極區24、第一漏極區26、第二源極區34、第二漏極區36以及第三源極區74上設置有多個接觸窗50a、24a、26a、34a、36a以及74a。接觸窗50a、24a、26a、34a,36a以及74a的材料可以是導體。此外，接觸窗50a、24a、26a、34a、36a以及74a的結構可以包括阻障層與主導電層。阻障層例如是Ti與TiN的複合層、Ta與TaN的複合層或其任意組合；主導電層例如是鎢層、銅層或鋁層。在接觸窗50a、24a、26a、34a、36a以及74a與其下方的接點區50、第一源極區24、第一漏極區26、第二源極區34、第二漏極區36以及第三源極區74之間可選擇性設有金屬矽化物層以確保低接觸電阻及歐姆接觸。
[0066]在其他的實施例中，請參照圖3與4，靜電放電保護結構10b包括多個金屬氧化物半導體元件110。每一個金屬氧化物半導體元件110的漏極區114下方具有摻雜區140，摻雜區140的導電型與漏極區114的導電型相異，且自遠離接點區150的摻雜區140至接近接點區150的摻雜區140的面積/摻雜濃度逐漸遞增。
[0067]在一實施例中，請參照圖1與2，上述的靜電放電保護結構10a的第一金屬氧化物半導體元件20、第二金屬氧化物半導體元件30、第三金屬氧化物半導體元件70與第四金屬氧化物半導體元件80可以為並列的手指狀M0S。接點區50環繞在第一金屬氧化物半導體元件20、第二金屬氧化物半導體元件30、第三金屬氧化物半導體元件70與第四金屬氧化物半導體元件80外圍。同樣地，請參照圖3與4，上述的靜電放電保護結構10b的多個金屬氧化物半導體元件110可以為並列的手指狀M0S。接點區150環繞在金屬氧化物半導體元件110外圍。
[0068]在另一實施例中，請參照圖5，上述的靜電放電保護結構10c包括多個金屬氧化物半導體元件210，且這些金屬氧化物半導體元件排列成棋格狀(WafTLe)。更具體地說，靜電放電保護結構10c的多個金屬氧化物半導體元件210包括多個沿著第一方向排列的柵極結構220與多個沿著第二方向排列的柵極結構230。在一實施例中，第一方向與第二方向互相垂直。多個柵極結構220與多個柵極結構230構成多個棋格。而源極區212與漏極區214則交替配置於棋格之中，使得任一源極區212周圍被四個漏極區214圍繞，任一漏極區214被四個源極區212圍繞。接點區250環繞於棋格狀的金屬氧化物半導體元件210的外圍。
[0069]金屬氧化物半導體元件排列成棋格狀在棋格狀中心處的金屬氧化物半導體元件210b距離接點區250最遠，而在棋格狀邊緣處的金屬氧化物半導體元件210a距離接點區250最近，其寄生BJT導通時間不一致的問題更為嚴重。因此，可以依照上述實施例的方式，在漏極區214下方設置摻雜區240，摻雜區240的導電型與源極區212以及漏極區214的導電型不同。在距離接點區250較近的摻雜區240a的面積/摻雜濃度設計成大於距離接點區250較遠的摻雜區240b的面積/摻雜濃度。或者，自遠離接點區250的漏極區214b下方的摻雜區240b至接近接點區250的漏極區214a下方的摻雜區240a的面積/摻雜濃度設計成逐漸遞增，藉以修正摻雜區240與接點區250距離不同所造成的差異，使得各寄生BJT的崩潰電壓大致相同，變可以使各BJT的導通時間幾乎一致。
[0070]在以上的實施例中，接點區環繞於棋格狀的金屬氧化物半導體元件的外圍。然而，本發明並不限於此。接點區也可以設置在相鄰的兩個金屬氧化物半導體元件或是相鄰的兩組的金屬氧化物半導體元件之間。
[0071]綜合以上所述，本發明實施例在漏極區下方設置與其導電型相異的摻雜區可以提升靜電放電保護結構的健全性。此外，通過改變位於漏極區下方的摻雜區的面積/摻雜濃度，可以修正摻雜區與接點區距離不同所造成的差異，使得不同區域的各寄生BJT的崩潰電壓大致相同，便可以使各BJT的導通時間幾乎一致。
[0072]雖然本發明已以實施例公開如上，然其並非用以限定本發明，本領域技術人員，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視所附權利要求書界定範圍為準。
【權利要求】
1.一種靜電放電保護結構，其特徵在於包括: 基底； 接點區，位於所述基底中； 第一金屬氧化物半導體元件，位於所述基底上，包括具有第一導電型的第一漏極區； 第二金屬氧化物半導體元件，位於所述基底上，包括具有所述第一導電型的一第二漏極區，其中所述第一漏極區較所述第二漏極區接近所述接點區； 第一摻雜區，具有第二導電型，位於所述第一漏極區下方；以及 第二摻雜區，具有所述第二導電型，位於所述第二漏極區下方，其中所述第一摻雜區的面積、摻雜濃度或兩者大於所述第二摻雜區的面積、摻雜濃度或兩者。
2.如權利要求1所述的靜電放電保護結構，其中所述第一導電型為N型，所述第二導電型為P型。
3.如權利要求1所述的靜電放電保護結構，其中所述第一導電型為P型，所述第二導電型為N型。
4.如權利要求1所述的靜電放電保護結構，其中所述第一金屬氧化物半導體元件與所述第二金屬氧化物半導體元件為並列成手指狀金屬氧化物半導體元件。
5.如權利要求1所述的靜電放電保護結構，其中所述第一金屬氧化物半導體元件與所述第二金屬氧化物半導體元件為棋格狀金屬氧化物半導體元件。
6.如權利要求1所述的靜電放電保護結構，其中所述接點區為環狀，所述第一金屬氧化物半導體元件與所述第二金屬氧化物半導體元件位於所述接點區所圍的區域之內。
7.一種靜電放電保護結構，其特徵在於包括: 基底； 接點區，位於所述基底中； 多個金屬氧化物半導體元件，位於所述基底上，分別具有第一導電型的漏極區； 多個摻雜區，具有第二導電型且分別位於各個金屬氧化物半導體元件的所述漏極區下方， 其中自遠離所述接點區的所述摻雜區至接近所述接點區的所述摻雜區的面積、摻雜濃度或兩者逐漸遞增。
8.如權利要求7所述的靜電放電保護結構，其中所述第一導電型為N型，所述第二導電型為P型。
9.如權利要求7所述的靜電放電保護結構，其中所述第一導電型為P型，所述第二導電型為N型。
10.如權利要求7所述的靜電放電保護結構，其中這些金屬氧化物半導體元件為並列成手指狀金屬氧化物半導體元件。
11.如權利要求7所述的靜電放電保護結構，其中這些金屬氧化物半導體元件為棋格狀金屬氧化物半導體元件。
12.如權利要求7所述的靜電放電保護結構，其中所述接點區為環狀，這些金屬氧化物半導體元件位於所述接點區所圍的區域之內。
【文檔編號】H01L27/02GK104299966SQ201310295934
【公開日】2015年1月21日 申請日期:2013年7月15日 優先權日:2013年7月15日
【發明者】溫詠儒, 王暢資, 唐天浩 申請人:聯華電子股份有限公司