介電堆棧的製作方法

2023-04-23 01:30:16 1

專利名稱：介電堆棧的製作方法
技術領域：
本發明是關於一種介電堆棧。
背景技術：
非易失性存儲器(Non-volatile memory,NVM)電路一直廣泛用於編碼及數據儲存的應用。NVM電路的重要關鍵在於其效能，包括持久性(編程或寫入/擦除周期的數目)、 在寫入/擦除循環之後的數據保存以及擦除速度。在業界裡，NVM技術的效能一直是最受廣泛討論的特徵。通常，即使處在極端的周遭溫度下，NVM電路應該可以耐受十萬至一百萬個程序周期以保存數據超過20年。一種NVM電路是為矽-氧化物-氮化物-氧化物-矽(SONOS)NVM電路。在 SONOS類型的NVM電路中，例如編程及擦除的存儲器操作包含氧化物-氮化物-氧化物 (oxide-nitride-oxide)介電堆棧的氮化層的電荷的充電或放電。電荷的充電及放電可通過例如!7Owler Nordheim(FN)穿隧及 / 或熱載子注入(hot carrier injection，HCI)達成。介電堆棧的各層的厚度是重要的，因為它們會影響編程以及擦除速度。例如較厚的儲存層導致慢的擦除速度，而較薄的儲存層導致慢的編程速度。這可能因為小的操作窗 (operating window)而影響到產能。其它層的厚度以及儲存堆棧的整體厚度亦對存儲器單元的效能及可靠度產生影響。例如，較薄的介電層及底部氧化物增加擦除速度，但可能造成數據保存的問題。因此，不同層厚度的嚴格控制對於NVM電路的效能及可靠度非常重要。

發明內容
本發明是揭露一種形成器件的方法。該方法包括提供襯底且於該襯底上形成具有形成厚度Tfd的器件層。具有形成厚度Trc的蓋體層是形成該襯底上。形成該蓋體層消耗該器件層所需的量，造成該器件層的厚度大約為目標厚度TTD。該蓋體層的厚度是由Trc調整為大約目標厚度TTC。本發明亦揭露一種器件。該器件包含襯底以及在包含目標厚度Ttfd的第一器件層， 該第一器件層在該襯底上。該器件亦包括在該襯底上且在具有目標厚度Ttsd的該第一器件層上方的第二器件層。該第二器件層的下層部分包含該第一器件層所消耗的上層部分。這些目的以及其它目的，隨著本發明此處所揭露的優點及特徵，將經由參照下列敘述以及伴隨圖式變得顯而易見。此外，應了解此處所述各種實施例的特徵並非互相排斥， 而是可以各種排列及組合存在。在另一實施例中，亦揭露一種形成器件的方法。該方法包括於襯底上形成具有基底目標厚度Ttb的基底介電層。儲存介電層是形成於該基底介電層上。該儲存介電層具有儲存形成厚度TFS。上層介電層是形成於具有上層形成厚度Tfu的該儲存介電層上。形成的該上層介電層消耗該儲存介電層所需的量，以產生具有儲存目標厚度Tts的儲存介電層。調整該上層介電層的Tfu至大約上層目標厚度Ττυ。
這些目的以及其它目的，隨著本發明此處所揭露的優點及特徵，將經由參照下列敘述以及伴隨圖式變得顯而易見。此外，應了解此處所述各種實施例的特徵並非互相排斥， 而是可以各種排列及組合存在。


在圖式中，相同的組件標號於不同圖式中是指相同組件。再者，圖式並非為實際比例，其在本發明的圖式上所強調的是發明原理。在下列敘述中，本發明的各種實施例是伴隨下列圖式敘述，其中圖Ia至Ib顯示介電堆棧的各種實施例的剖面圖；圖2顯示氮化物消耗相對於氧化物成長的關係；圖3顯示用於形成介電堆棧的工藝流程的實施例；圖4顯示一器件的實施例；以及圖fe至5g顯示形成記體單元實施例的工藝的剖面圖。
具體實施例方式實施例大體上是有關於形成具有嚴格厚度控制的介電堆棧。介電堆棧可使用於半導體器件中。例如，介電堆棧可被用來形成器件，例如非易失性存儲器器件。此類存儲器器件可整合至例如USB或其它類型的可攜式儲存單元的獨立存儲器器件內，或整合至例如微控制器或單晶片系統(SoC)的IC內。該器件或IC可整合至例如計算機、行動電話以及個人數字助理(PDA)的消費性電子產品，或與其一起使用。圖Ia顯示介電堆棧110的實施例100。如圖所示，介電堆棧是設置於襯底105上。 使用於半導體器件中的各種類型的襯底亦可使用。例如，襯底可包含矽晶圓，例如輕濃度P 型摻雜襯底晶圓。亦可使用其它類型的襯底，包括矽鍺或絕緣體上覆矽(SOI)晶圓。襯底可為裸體襯底(bare substrate)。在其它實施例中，襯底可包括襯底內或襯底上的特徵，例如摻雜區域、隔離區域、柵極或其中的結合。在一實施例中，介電柵極堆棧包括設置於襯底上的至少第一介電層130及第二介電層140。第二介電層是設置於第一介電層上方。在一實施例中，第一層包含電荷儲存層。 電荷儲存層包含例如氮化矽。亦可使用具有儲存電荷能力的其它類型材料以作為第一介電層。第二介電層包含蓋體層(capping layer)。蓋體層提供例如抑制電荷流動至儲存層下器件層上的，例如柵極。在一實施例中，蓋體層包含矽氧化物。在一實施例中，蓋體層包含臨場蒸氣產生技術(in-situ steam generated, ISSG)的矽氧化物。亦可使用其它蓋體材料。在一實施例中，不同層的介電堆棧是以所需厚度形成。介電堆棧不同層的所需厚度可緊密關聯地控制。在一實施例中，介電堆棧不同層的所需厚度可由晶圓至晶圓或晶圓批(wafer lot)至晶圓批緊密關聯地控制。在一實施例中，第二或上層介電層的下層部分135包含第一或下層介電層的消耗的上層部分。提供上層介電層的下層部分可緊密關聯地控制下層介電層的IY厚度，其中，上層介電層包含下層介電層的消耗的上層部分。例如，可選擇消耗的量以產生所需的IV。在一實施例中，上層介電層的頂面142包含蝕刻頂面。蝕刻頂面起因於上層介電層變薄至所需的厚度T 。此有助於緊密關聯地控制厚度Τ 。例如，厚度Tu的變化可在晶圓或許多晶圓之間控制在1至2埃範圍內。在其它實施例中，上層介電層的頂面可為未蝕刻表面。圖Ib顯示介電堆棧110的另一實施例100。如圖所示，介電堆棧是設置於襯底105 上。使用於半導體器件中的各種類型的襯底亦可使用。例如，襯底可包含矽晶圓，例如輕濃度P型摻雜襯底晶圓。亦可使用其它類型的襯底，包括矽鍺或絕緣體上覆矽(SOI)晶圓。襯底可為裸體襯底。在其它實施例中，襯底可包括襯底內或襯底上的特徵，例如摻雜區域、隔離區域、柵極或其中的結合。介電堆棧類似於圖Ia的介電堆棧。此外，介電堆棧包括位於第一及第二介電層 130、140下方的基底介電層120。基底介電層作為例如隧道層(tunneling layer)。在一實施例中，基底介電層包含矽氧化物。亦可使用其它類型的基底介電層。例如，基底層可包含氮化矽氧化物。基底介電層包含厚度TB。在一實施例中，可緊密關聯地控制厚度TB。在一實施例中，基底介電層包含熱矽氧化物或氮化矽氧化物。亦可使用厚度受到緊密關聯地控制的其它類型的基底介電層。例如，基底介電層可包含ISSG矽氧化物或氮化矽氧化物。至於第一及第二介電層130、140，其是類似於圖Ia所述的第一及第二介電層。在替代實施例中，第一及第二介電層可重複形成多層一氧化氮(NO)堆棧於基底介電層上。亦可使用形成介電堆棧的介電層的其它組態。介電堆棧可作為例如電晶體的柵極介電層。在其它實施例中，介電堆棧可作為NVM 存儲器單元的柵極介電層或柵極間介電層(intergate dielectric)。亦可使用用於其它目的實施的介電堆棧。進行實驗以決定基於第二介電層成長的第一介電層的消耗。在一實施例中，是決定氮化矽的消耗相對於ISSG矽氧化物的成長的關係。圖2繪出下方氮化矽的消耗相對於 ISSG矽氧化物的成長的關係圖。如圖所示，氧化物成長相對於氮化物消耗的斜率為y = 1. 6301X-1. 0003基於第二介電層的成長相對於第一介電層的消耗之間的關係，第一介電層的厚度可通過其消耗量而受到準確控制。例如，氮化矽層的厚度可通過消耗基於ISSG矽氧化物成長所需的量而準確地控制。在其它實施例中，成長率以及消耗率亦可取決於其它類型的材料。圖3顯示用以形成介電堆棧的工藝流程300。在步驟310中，是提供一種用來進行處理的襯底。可使用用在半導體器件中的各種類型的襯底。例如，襯底可包含矽晶圓，例如輕濃度P型摻雜襯底晶圓。其它類型的襯底，包括矽鍺或絕緣體上覆矽(SOI)晶圓亦可使用。襯底可在例如襯底內或襯底上預備有器件特徵，例如摻雜區域、隔離區域、柵極或其中的結合。在一實施例中，襯底是在形成存儲器單元的介電堆棧的階段進行預備，例如柵極介電層或柵極間介電層。在其它階段的處理提供預備襯底(pr印ared substrate)亦是有用的。在一實施例中，基底層是形成於預備襯底上。在一實施例中，基底層包含隧道層。 在一實施例中，基底層包含矽氧化物。矽氧化物可通過熱氧化形成於襯底上。在其它實施例中，基底層可通過ISSG形成。亦可使用其它類型的基底層，例如氮化矽氧化物。在一實施例中，基底層是形成可嚴格控制的厚度TB。目標厚度Tb可為例如大約20至70埃。此目標厚度Tb從晶圓至晶圓或從批至批可具有大約正負0. 5埃的變化。此造成大約1. 5%的厚度控制。亦可使用其它技術形成基底層。其它技術可較佳地造成緊密關聯控制的厚度TB。在步驟320中，是形成器件儲存層於襯底上。在具有基底層的情況中，器件層是形成於基底層上。在其它實施例中，器件層是形成於預備襯底上。器件層作為例如儲存電荷的儲存層。亦可使用其它類型的器件層。在一實施例中，儲存層包含氮化矽。氮化矽可通過化學氣相沉積(CVD)形成。形成其它類型的儲存層或使用其它技術亦為有用。形成的器件層厚度是為TFD。在一實施例中，Tfd是設計為大於器件層的目標厚度TTD。在形成器件層後，其厚度是於步驟330量測。器件層的厚度可使用各種計量技術量測，例如穿透式電子顯微鏡(transmission electron microscopy,TEM)以及橢圓偏振技術(ellipsometry)。器件層量測的厚度等於TM。可根據設定使用不同的取樣尺寸。例如， 可量測2至3個晶圓以獲得一批晶圓中的Tm。在步驟340中，工藝持續於器件層上形成蓋體層。蓋體作為例如介電堆棧的阻擋層以阻擋電荷從例如柵極上方流動至器件層或儲存層。在一實施例中，蓋體層包含矽氧化物。亦可使用其它類型的蓋體層。形成的蓋體層消耗一部份器件層。器件層的消耗量是取決於蓋體層成長的量。在一實施例中，蓋體層是通過ISSG工藝形成。例如，矽氧化物蓋體層是通過ISSG工藝形成。亦可使用其它類型的工藝形成蓋體層(形成該蓋體層的同時會消耗下方器件層)。蓋體層是形成具有厚度TF。。形成的蓋體層消耗下方器件層特定的量。在一實施例中，形成具有厚度Trc的蓋體層產生具有等於厚度Ttd的器件層。在一實施例中，形成的蓋體層厚度Trc是至少等於蓋體層的目標厚度Ττ。。在一實施例中，形成的蓋體層厚度Trc是大於Ττ。。例如，形成具有目標厚度Trc的蓋體層應該不會消耗過多的器件層。可建立資料庫以含有基於器件層Tsffi形成蓋體層的配方(recipe)，以產生具有目標厚度Ttd的最終的器件層。基於用以形成蓋體層的配方，可計算或決定形成的蓋體層厚度 Tfco亦可採用用以決定Trc的其它技術。例如，形成的蓋體層可通過計量技術量測。一旦計算或決定了 Trc，蓋體層的厚度是調整為目標厚度Ττ。。可通過蝕刻減少Trc 至大約Ttc而達成蓋體層厚度的調整。蝕刻包含例如具有像是稀釋氫氟酸的蝕刻液的溼蝕刻。工藝可繼續於步驟360形成器件。例如，工藝接著形成存儲器單元。工藝可進一步接著形成集成電路。集成電路可為存儲器IC或包括存儲器單元的IC。在替代實施例中，產生具有Ttd的器件層的Trc可能小於Ττ。。此例中，蓋體層的厚度的調整包含形成額外的蓋體層於先前形成的蓋體層之上，以產生具有厚度等於Trc的蓋體層。形成的蓋體層是不需消耗下方的器件層便能達成。例如，蓋體層是通過低壓化學氣相沉積(LPCVD)形成。此維持器件層的厚度於TTD。圖4顯示器件400的一實施例。器件包括電晶體409。電晶體可為例如非易失性存儲器單元。亦可使用其它類型的電晶體。電晶體是設置於襯底105的單元區域408中。 襯底可包含矽晶圓，例如輕濃度P型摻雜襯底晶圓。亦可使用其它類型的襯底，包括矽鍺或絕緣體上覆矽(SOI)晶圓。單元區域是通過隔離區域(未圖標)與其它器件區域隔離。隔離區域包含例如淺溝槽隔離(STI)區域。亦可採用其它類型的隔離區域。單元區域可包括摻雜井(未圖標)。 摻雜井可包含第二極性的摻雜物。摻雜井作為第一極性器件的主動或單元區域。
在一實施例中，電晶體包含設置於襯底上的柵極460。柵極包含柵極介電層110上方的柵極電極445。柵極電極包含例如多晶矽。亦可使用其它類型的柵極電極材料形成柵極電極，例如金屬及復晶矽化物(polycides)。柵極電極可通過例如離子布值摻雜。根據應用，柵極電極可通過η型摻雜物或ρ型摻雜物，摻雜形成為N+或P+摻雜柵極電極。在一實施例中，柵極介電層包含具有多層介電層的介電堆棧。在一實施例中，柵極介電堆棧包括在電荷儲存層130上方的至少一蓋體層140，如圖1所述。在一實施例中，柵極介電堆棧包含電荷儲存及蓋體層下方的基底層120，如圖Ib所述。介電間隔件(未圖標)可視需要地提供於柵極的側壁上。間隔件可包含氮化矽。 亦可採用其它類型的間隔件。例如，間隔件可包括多層間隔件。第一及第二摻雜區域450a_b是設置鄰接於柵極。第一摻雜區域以及第二摻雜區域包含第一極性的摻雜物，其與第二極性相反。第一摻雜區域以及第二摻雜區域形成電晶體的源極/漏極(S/D)擴散區域。摻雜區域作為例如電晶體的端子(terminal)。摻雜區域可包括輕濃度摻雜部分及重濃度摻雜部分。輕濃度摻雜部分作為柵極下方延伸的延伸區域。輕濃度摻雜部分可為輕濃度摻雜漏極(lightly doped drain ;LDD)，包括雙重擴散漏極(double diffused drain ；DDD) 0重濃度摻雜部分是與柵極間隔開來。重濃度摻雜區域可基於間隔件寬度而間隔開來。摻雜區域表面與柵極電極可設有金屬矽化物接點。層間介電(ILD)層(未圖標) 可設置在覆蓋電晶體的襯底上。層間介電層可作為前金屬介電(premetal dielectric, PMD)層。可使用各種材料形成PMD層，例如硼磷矽玻璃(BPSG)、磷矽酸玻璃(PSG)、HDP氧化物、四乙氧基矽烷(TEOS)或HARP。亦可使用其它類型的介電材料。接點是形成於前金屬介電層中以提供連接至電晶體的不同端子。接觸包含了例如像是鎢的導電材料。亦可採用其它類型的導電材料。接點可包括接觸襯墊(contact liner)。亦可使用各種類型的接觸襯墊。接觸襯墊可為例如鈦(Ti)、氮化鈦(TiN)或其結合。在一些實施例中，襯墊包含複合襯墊(composite liner)，複合襯墊包含Ti及TiN的組合，例如Ti/TiN或Ti/TiN/Ti。亦可採用其它類型的襯墊。在一實施例中，提供耦合至摻雜區域以與柵極的接點。第一摻雜區域可耦合至源極線，第二摻雜區域可耦合至位線，而柵極可耦合至字線。根據施加於不同端子的偏壓電壓，電荷會於電荷儲存層與基底層之間來回穿隧以達到編程及擦除的目的。可使用字線、位線以及源極線將多個單元互連以形成存儲器陣列。在其它實施例中，介電堆棧可與其它類型的存儲器單元一起使用，例如分離柵極存儲器單元(split gate memory cell)、浮柵穿隧氧化物(FL0T0X)型單元、EPROM穿隧氧化物(ETOX)型單元以及其它類型的器件。圖5a_5g顯示形成器件或IC的工藝500的實施例剖面圖。參閱圖fe，是提供一種襯底105。該襯底可包含矽襯底，例如輕濃度P型摻雜襯底。亦可使用其它類型的襯底，包括矽鍺或絕緣體上覆矽(SOI)。如圖如所示，單元區域508是預備於襯底中。雖然只顯示一個單元區域，然而， 應了解到襯底可包括其它區域(未圖標)。例如，襯底可包括陣列區域的其它單元區域以及邏輯區域，其中，存儲器單元是形成於陣列區域的其它單元區域中，邏輯器件是形成於邏輯區域中。邏輯區域可包括例如用於器件的區域，例如用於存取存儲器陣列的支持器件(support device)。此外，邏輯區域可包括其它類型的器件，是根據形成的IC的類型而定。 邏輯區域可包括例如用於不同電壓器件的區域。例如，邏輯區域可包括用於高電壓器件、中電壓器件以及低電壓器件的區域。亦可使用其它組態的邏輯區域。單元區域是通過隔離區域580與其它區域分離。隔離區域包含例如淺溝槽隔離 (STI)。可實施各種工藝以形成STI區域。例如，可使用蝕刻以及掩膜技術蝕刻襯底，以形成溝槽，溝槽接著以例如矽氧化物的介電材料填充。可執行化學機械研磨(CMP)以移除過多的氧化物以及提供平坦的襯底頂面。STI區域可在例如形成摻雜井之前或之後形成。亦可使用其它工藝或材料以形成STI。在其它實施例中，隔離可為其它類型的隔離區域。摻雜井509是形成於單元區域。在一實施例中，摻雜井包含第二極性的摻雜物。使用第二極性摻雜物的摻雜井以形成第一極性器件。在一實施例中，摻雜井包含P型摻雜井以形成η型器件。或者，摻雜井包含η型摻雜井以形成P型器件。摻雜井可通過注入具有所需劑量及能量的適當摻雜物至襯底內而形成。摻雜物類型、劑量和能量可視將形成的器件的類型而定。襯底可包括其它類型的器件區域，用於支持其它類型的器件。例如，襯底可包括P 型及η型器件，例如高、中及低電壓ρ型及η型器件。提供各種類型的η型及ρ型井給這些器件。各種井可通過使用注入掩膜的個別注入工藝形成。P型摻雜物可包括硼(B)、鋁(Al)、 銦(In)或其中的結合，而η型摻雜物可包括磷(P)、砷(As)、銻(Sb)或其中的結合。圖恥中，基底層120是形成於襯底表面上。在一實施例中，基底層作為隧道層。基底層包含例如矽氧化物。亦可使用其它類型的基底層，例如氮化矽氧化物。在一實施例中， 基底層是通過熱工藝形成，例如熱氧化。在其它實施例中，基底層可通過ISSG形成。在又其它實施例中，基底層可通過其它類型的工藝形成。例如，基底層可通過化學氣相沉積(CVD) 形成，例如低壓化學氣相沉積(LPCVD)。基底層包含厚度ΤΒ。在一實施例中，Tb大約等於目標厚度ΤΤΒ。較佳地，Tb可緊密關聯地控制為大約等於ΤΤΒ。例如，基底層可以形成為具有大約35埃的TTB。Tb可控制在晶圓至晶圓或批至批大約正負0. 5埃的變化內。此造成基底層的厚度從Ttb變化大約正負 1.5%。亦可使用其它基底層厚度或變化。參閱圖5c，器件層532是形成於襯底上。器件層作為例如儲存電荷的儲存層。亦可使用其它類型的器件層。在一實施例中，器件層包含氮化矽。氮化矽可通過化學氣相沉積(CVD)形成。亦可使用其它技術形成其它類型的器件層或儲存層。例如，器件層可包含氮化矽或通過去耦電漿氮化(decoupled plasma nitridation，DPN)形成的氮化物。形成的器件層厚度是為TFD。Tfd是設計為例如至少等於器件層的目標厚度TTD。在一實施例中， Tfd是大於器件層的目標厚度TTD。在形成器件層後，量測其厚度。器件層的厚度可使用各種計量技術量測，例如TEM 或橢圓偏振技術。器件層量測的厚度等於Tm。圖5d中，蓋體層140是形成於器件層上。蓋體層作為例如介電堆棧的阻擋層以阻擋電荷從例如柵極電極流動至器件層。在一實施例中，蓋體層包含矽氧化物。亦可使用其它類型的蓋體層，例如Al2O315在一實施例中，蓋體層的目標厚度Ttc大約為50埃。亦可使用其它Trc的值。在一實施例中，形成的蓋體層消耗一部份器件層。器件層的消耗量是取決於蓋體
9層成長的量。在一實施例中，蓋體層是通過ISSG工藝形成。例如，矽氧化物蓋體層是通過 ISSG工藝形成。亦可使用用以形成蓋體層的其它類型工藝，蓋體層在形成的同時也消耗下方器件層。為形成蓋體層，是選擇蓋體層配方。可從配方資料庫中選擇蓋體層配方。可儲存配方於例如計算機中或用以形成蓋體層的工具中。在一實施例中，蓋體層配方決定形成的蓋體層整體的厚度Trc以及下方電荷儲存層消耗的量。在一實施例中，所選擇的配方取決於器件層量測的的厚度Tm。例如，基於Tm，蓋體層配方是被選擇成形成的蓋體層消耗下方器件層所需的量，以產生具有大約等於器件層的目標厚度Ttd的厚度的器件層。在一實施例中，形成的器件層的厚度Tfd應具有足夠的厚度以產生具有Ttd的器件層130以及具有至少目標厚度Trc的蓋體層。例如，形成具有目標厚度Trc的蓋體層應該不至於導致過多的器件層消耗。在一實施例中，形成的蓋體層的厚度 Tfc產生具有大約Ttd的器件層以及大於蓋體層的目標厚度Trc的蓋體層。蓋體層的整體厚度可取決於所選擇的配方。在其它實施例中，蓋體層的整體厚度 Tfc可使用例如各種計量技術量測。在一實施例中，蓋體層的厚度是由Trc調整至Trc，如圖k所示。蓋體層的厚度可例如通過溼蝕刻(wet etch)或溼清洗(wet clean)加以調整。在一實施例中，溼清洗使用稀釋氫氟酸作為蝕刻液。亦可使用其它蝕刻液的溼清洗。溼清洗的蝕刻率是取決於例如溼浸時間(wet dip time)。基於蝕刻率，可決定溼清洗的持續時間以產生具有大約等於Trc的厚度的蓋體層。亦可採用其它類型的工藝以調整蓋體層厚度。在替代實施例中，所選擇的配方消耗下方器件層所需的量，以產生具有大約等於器件層的目標厚度Ttd的厚度的器件層，而導致形成的蓋體層的厚度Trc小於目標厚度TTC。 此例中，調整蓋體層的厚度可包含形成次要蓋體層於蓋體層(主要蓋體層)上，以產生具有目標厚度Trc的整體蓋體層。在一實施例中，形成的次要蓋體層並不消耗下方器件層。參閱圖5f，柵極電極層560是形成於介電堆棧上方的襯底上。在一實施例中， 柵極電極層包含多晶矽。柵極電極層可形成為非結晶層(amorphous layer)或結晶層 (non-amorphous layer) 0可對柵極電極進行摻雜。可採用各種技術以摻雜柵極電極，例如使用離子布注。亦可通過原地摻雜來摻雜柵極電極層。亦可提供未摻雜的柵極電極層。亦可使用其它類型的柵極電極材料。柵極電極層的厚度可為大約800至2000埃。亦可使用其它厚度。為形成柵極電極層，可使用例如化學氣相沉積的技術。亦可使用其它技術以形成柵極電極層。圖5g中，襯底是經圖案化而形成柵極堆棧410。例如，柵極電極層以及介電堆棧是經圖案化而形成包含柵極電極445以與柵極介電堆棧110的柵極堆棧。可使用例如掩膜及蝕刻的技術。例如，光刻膠層是形成於柵極電極層上，且被圖案化而暴露出某些部分。執行例如反應性離子蝕刻(RIE)的非等向性蝕刻以移除柵極電極層以與柵極介電堆棧的暴露部分。為改善光刻解析度(lithographic resolution)，可提供防反射塗層 (anti-reflective coating, ARC)於光刻膠下方。其它實施例中，可採用硬掩膜以圖案化柵極電極層。工藝持續進行以形成器件。例如，額外的處理可包括移除掩膜層且形成鄰接柵極的摻雜區域的第一部份。第一部份，作為例如源極/漏極延伸區域，其可通過注入例如第一極性的離子形成。使用柵極以及隔離區域作為注入掩膜，注入物可被自我對齊 (self-aligned)。側壁間隔件可在形成源極/漏極延伸區域之後，形成於柵極的側壁上。 柵極側壁間隔件包含例如氮化物。亦可使用其它類型的間隔件材料。為形成側壁間隔件， 間隔件介電層是沉積於襯底上。間隔件可通過各種技術形成，例如電漿增強化學氣相沉積 (plasma enhanced chemical vapor deposition, PECVD)。亦可使用其它技術形成間隔件介電層。間隔件介電層後續受到非等向性蝕刻，例如通過反應性離子蝕刻，以移除水平部分，留下側壁上的非水平部分作為間隔件。工藝可進一步持續形成電晶體摻雜區域的第二部分、矽化物接點、PMD層、接至單元端子的接點以及用以耦合端子的一個或多個互連層，例如控制柵極線、字線、位線、源極線及井位能(well potential)以及其它器件的互連。額外的工藝亦可包括最終鈍化、切割、組裝及封裝以完成IC。亦可使用其它工藝。例如，像是低電壓、中電壓及高電壓輸入/ 輸出器件的其它組件可在形成互連之前形成。可形成存儲器單元做為存儲器器件或嵌入部分IC0本發明可實施為其它特定形式而不悖離其精神或實質特徵。因此，在各層面所考慮的先前實施例僅為說明而非用於此處限制本發明。本發明的範圍是由附加的權利要求所表示，而非先前所述內容，並且此處權利要求的等效範圍意義內的所有改變亦被包含於其中。
權利要求
1.一種形成器件的方法，包含 提供一襯底；於該襯底上形成具有形成厚度Tfd的器件層；於該襯底上形成具有形成厚度Trc的蓋體層，其中形成該蓋體層消耗該器件層所需的量，以造成該器件層的厚度大約為目標厚度Ttd ；以及將該蓋體層的厚度自Trc調整至大約目標厚度TTC。
2.如權利要求1所述的方法，還包含在形成該器件層之前熱形成介電層。
3.如權利要求1所述的方法，還包含量測該Tfd以獲得量測的該器件層Tm的量測厚度。
4.如權利要求3所述的方法，其中，該Trc是由該Tsffi決定或計算。
5.如權利要求1所述的方法，其中，將該Trc調整至大約該Trc包含蝕刻。
6.如權利要求1所述的方法，其中，該器件層包含電荷儲存層。
7.如權利要求1所述的方法，其中，該器件層包含氮化物材料，而該蓋體層包含熱成長氧化物材料。
8.如權利要求1所述的方法，其中，該器件層所消耗的量是取決於該蓋體層所成長的量。
9.如權利要求1所述的方法，其中，該蓋體層是通過熱氧化形成。
10.如權利要求1所述的方法，其中，形成該蓋體層包含選擇決定該Trc及該器件層所消耗的量的配方。
11.如權利要求1所述的方法，其中，將該Trc調整至大約該Trc包含溼蝕刻或溼清洗。
12.—種器件，包含 襯底；第一器件層，其位在該襯底上包含目標厚度Ttfd ；以及第二器件層，其位在該襯底上且位在具有目標厚度Ttsd的該第一器件層上方，其中，該第二器件層的下層部分包含該第一器件層所消耗的上層部分。
13.如權利要求12所述的器件，其中， 該第一器件層包含第一介電材料；以及該第二器件層包含第二介電材料。
14.如權利要求12所述的器件，其中，該第二器件層的頂面包含蝕刻表面。
15.如權利要求12所述的器件，包含第三器件層，其位在該第一器件層下方。
16.如權利要求15所述的器件，其中，該第一、第二及第三器件層形成介電堆棧。
17.如權利要求12所述的器件，其中，該厚度Ttfd及Ttsd是緊密關聯地受到控制。
18.一種形成器件的方法，包含於襯底上形成具有基底目標厚度Ttb的基底介電層； 於該基底介電層上形成儲存介電層，該儲存介電層具有儲存形成厚度Tfs ； 於該儲存介電層上形成具有上層形成厚度Tfu的上層介電層，其中，形成該上層介電層消耗該儲存介電層所需的量，以產生具有儲存目標厚度Tts的儲存介電層；以及將該上層介電層的Tfu調整至大約上層目標厚度Ττυ。
19.如權利要求18所述的器件，其中，調整Tfu包含蝕刻該上層介電層。
20.如權利要求19所述的器件，其中，該基底、儲存及上層介電層形成非易失存儲器的介電堆棧。
全文摘要
本發明涉及一種介電堆棧，本發明是揭露一種形成器件的方法。該方法包括提供襯底且於該襯底上形成具有形成厚度TFD的器件層。具有形成厚度TFC的蓋體層是形成於該襯底上。形成該蓋體層消耗該器件層所需的量，以造成該器件層的厚度大約為該目標厚度TTD。該蓋體層的厚度是由TFC調整為大約目標厚度TTC。
文檔編號H01L21/28GK102412131SQ20111029111
公開日2012年4月11日 申請日期2011年9月23日 優先權日2010年9月23日
發明者L·C·夏, S·許, 胡瑞德, 鄭盛文 申請人:新加坡商格羅方德半導體私人有限公司