帶改進的片外驅動器的集成電路的製作方法
2023-05-24 21:54:16
專利名稱：帶改進的片外驅動器的集成電路的製作方法
技術領域：
本發明涉及用於集成電路(IC)的多個片外驅動器(OCD)的改進電路及其電源總線連接，能使這些驅動器由如動態隨機存取存儲器(DRAM)等的電存儲單元以很高的時鐘頻率以最小的同步轉換輸出定時(TSSO)誤差來提供同步的多個二進位輸出信號(一，(1)，和零，「0」)。
動態隨機存取存儲器(DRAM)在單個集成電路(IC)晶片上包含上百萬個存儲單元，能夠以很高的時鐘頻率工作。通常在分離的集成電路上提供輸入接受器和輸出驅動器的陣列，將輸入二進位信號存儲在存儲器中，隨後根據需要將這些二進位信號輸出到其他的電路。為了充分利用DRAM的高轉換速度能力，表示為片外驅動器(OCD)的驅動器需要能以很高的時鐘頻率，例如幾百兆赫的頻率下工作。
片外驅動器通過管腳和鍵合線連接到其他電路，IC晶片上的每一個片外驅動器連接在晶片上給驅動器供電的至少兩個電壓源總線之間。但由於晶片上驅動器的布局中的物理限制和空間考慮，一些驅動器連接得靠近電壓源總線的輸入端，其他連接得更遠離電源總線的輸入端。即使距離可以很短(例如，幾毫米以下)，但隨著時鐘頻率越來越高，晶片管腳和鍵合線的固有電感以及總線的電阻顯著變大。沿一個電源總線從一個驅動器到下一個驅動器有電阻性壓降，沿總線長度的累計可以變得很大，足以對電路晶片上的各驅動器的工作速度或時間產生不希望的噪聲影響和麻煩的差異。當幾乎所有的片外驅動器都輸出二進位「1」，例如僅有一個或幾個輸出二進位「0」(反之亦然)時，速度上的這些差異特別地明顯。隨著為了實現高速DRAM的全部優點，時鐘頻率越來越高，晶片上已知的片外驅動器的各轉換時間之間的差異越來越大，這導致了越來越大的「TSSO」錯誤。這種情況會嚴重地限制例如計算機的正確操作。因此消除或至少顯著地減少這種噪聲影響和定時錯誤很重要。
因此需要減少以上介紹的集成電路片外驅動器的問題，從而有利於高速工作。
在一個示例性實施例中，本發明涉及具有多個片外驅動器的集成電路，片外驅動器通過各對端子連接到一對長度較短的較高和較低電壓總線，每個端子製備在晶片上，電阻顯著大於各電阻總線的電阻。端子的各電阻基本上相等。在一個典型實施例中，每個驅動器包括一個n溝道和p溝道場效應電晶體，它們的柵極共同連接到二進位數據輸入，它們的漏極共同連接到對應的二進位數據的輸出。p溝道電晶體的各源極連接到較高的電壓總線，n溝道電晶體的源極連接到較低的電壓總線。同樣製備在IC晶片的第一電容器由一個電晶體的源極連接到其他電晶體的源極，和將驅動器連接到總線的一對端子的電阻一起，從晶片上其他驅動器的操作中在很大程度上解耦該驅動器的操作。第二電容器和第三電容器同連接到它們的轉換裝置一起製備在晶片上。由此，例如，當輸出由驅動器正向地驅動時，已由較高的電壓總線充電的第二電容器由轉換裝置連接到輸出。同時，第三電容器由轉換裝置連接到較低的電壓總線，並由較低的電壓電荷預置。接下來當輸出由驅動器負向地驅動時，第三電容器由轉換裝置連接到輸出，第二電容器連接到較高的電壓總線，並由較高的電壓電荷預置。第二和第三電容器的所述相等和相反的充電和放電(反之亦然)顯著減小了多個片外驅動器的轉換相互影響和定時差異。這使得在較高速度下的可靠操作成為可能。
本發明的一個方案涉及包括第一和第二電源總線和通過第一和第二電源總線之間的導體連接的多個電路的集成電路，每個導體都有一電阻。電路和第一電源總線之間的每個導體的電阻基本上相等，並且遠大於第一電源總線的電阻。電路和第二電源總線之間每個導體的電阻基本上相等，並且遠大於第二電源總線的電阻。
本發明的另一個方案涉及包括第一和第二電源總線和通過第一和第二電源總線之間的導體連接的多個電路的集成電路，每個導體都有一電阻。每個電路包括輸入和輸出以及第一和第二電容器。第一電容器有一個連接在電路的輸出端和電路的第一端之間的第一端，電路的第一端連接到連接電路與第一電源總線的導體。第二電容器有一個連接在電路的輸出端和電路的第二端之間的第一端，電路的第二端連接到連接電路與第二電源總線的導體。
本發明的再一個方案涉及包括第一和第二電源總線和通過第一和第二電源總線之間的導體連接的多個電路的集成電路，每個導體都有一電阻。電路和第一電源總線之間的每個導體的電阻基本上相等，並且遠大於第一電源總線的電阻。電路和第二電源總線之間每個導體的電阻基本上相等，並且遠大於第二電源總線的電阻。每個電路包括輸入和輸出以及第一和第二電容器。第一電容器有一個連接在電路的輸出端和電路的第一端之間的第一端，電路的第一端連接到耦接電路與第一電源總線的導體。第二電容器有一個連接在電路的輸出端和電路的第二端之間的第一端，電路的第二端連接到耦接電路與第二電源總線的導體。
通過研究下面結合附圖給出的說明和權利要求書，可以更好地理解本發明及其它的許多優點。
圖1為現有技術製備在IC晶片上的多個片外驅動器陣列的示意性圖解；圖2為圖1的片外驅動器陣列的示意性電路圖；圖3為現有技術的一個片外驅動器的示意性電路圖；圖4為多個片外驅動器理想定時條件的示意性曲線；圖5為根據本發明製備在IC晶片上的多個片外驅動器陣列的方框圖；圖6為根據本發明提供的圖5的多個片外驅動器陣列的部分電路圖和方框圖；圖7為根據本發明片外驅動器陣列的示意性電路圖；圖8為圖7的片外驅動器的不同信號及它們的定時關係的示意性曲線。
參考圖1，顯示了製備在集成電路(IC)晶片(未顯示)上的多個片外驅動器(OCD)12(數字「1」到「n」)的常規(現有技術)陣列10的示意性表示。相關的存儲單元(例如DRAM)也未顯示，但已為本領域公知，互連到各驅動器12。每個驅動器12直接連接在分別標識為VDDQ和VSSQ的一對局部電壓總線14和16之間。片外驅動器OCD「1」連接到總線14和16最接近的輸入或源端，在這些總線的遠端或右端連接片外驅動器「n」。每個總線14和16有一個初始由每單元長度的電阻組成的電阻，電阻值雖然很小，但沿總線14和16的長度積累。總線14和16例如可以為鋁，寬度為五十(50)微米。
參考圖2，顯示了驅動器陣列10(圖1)的示意性電路圖20，每個驅動器12(標號為「1」到「n」)連接在總線14和16之間。總線14有一個輸入端22，總線16有一輸入端24，這些輸入端分別連接到主電壓總線(未顯示)。標號為片外驅動器OCD「1」的第一驅動器12連接到總線14和16，靠近輸入端22和24。輸入端22和24和驅動器OCD「1」之間的總線14和16的短長度有對應於總線的這些短長度的各電阻R1。類似地，相鄰的驅動器12(例如，從驅動器OCD「1」到驅動器OCD「2」等的)之間的總線的短長度有類似的電阻26(R1)，這些電阻R1累積到最後一個驅動器OCD「n」。例如，在IC晶片上可以有二十個驅動器12(n=20)。由此，在多個驅動器12的高速工作期間，由最後一個驅動器OCD「n」處看到的電壓「V2」在某種程度上與第一驅動器OCD「1」處看到的電壓「V1」不同。隨著為了實現現有技術存儲器(例如，現今的DRAM)的全部優點而增加工作頻率，由電阻R1造成的壓降引起的這種情況在各驅動器12之間產生不希望的同步轉換輸出定時(TSSO)錯誤。
現在參考圖3，顯示了一個驅動器12的公知的示意性電路圖(這裡顯示在虛線的矩形中)。驅動器12包括串聯地連接在第一電源電壓端36和第二電源電壓端38之間的p溝道場效應電晶體和n溝道場效應電晶體34。驅動器12通常用CMOS反相器電路表示。端子36沿電源總線14的長度在某點連接到總線14(僅顯示在圖2中)，端子38沿總線16的長度在某點連接到總線16(僅顯示在圖2中)。雖然未在這裡示出，但顯示在圖2中，根據沿這些總線14和16從左到右的驅動器12的位置以及特定驅動器12的標號(「1」到「n」)，在這些端子36和端子38以及各總線14和16之間連接有一個或多個電阻R1。每個R1的電阻值可以改變。
電晶體32和34的柵極一起連接到在驅動器12的工作期間施加表示為「b-data」的輸入信號的輸入端40。電晶體32和34的漏極一起連接到在驅動器12的工作期間產生表示為「OUTPUT DATA」的輸出信號的輸出端44。當輸入信號(二進位「1」或二進位「0」)施加到它的輸入端40時，驅動器12在輸出端44產生與施加到輸入端40邏輯反型的信號。但是，正如下文更詳細介紹的，根據沿總線14和16的長度上它的位置以及電路中與驅動器12連接的電阻R1的多少(見圖2)，給定的驅動器12將它的各輸出端44達到它的指定輸出信號電平的時間或早於或遲於陣列10中的其他驅動器12將信號轉換到它們的輸出上的時間。這不能導致了連接到驅動器12的電路中的定時錯誤。
參考圖4，顯示的理想化曲線50的水平方向表示時間，垂直方向表示雙邊箭頭51表示的正和負電壓振幅。曲線50表示在理想而不是實際條件下多個片外驅動器12的輸出信號的定時。曲線50示意性地示出了第一交替定時波52和第二交替定時波54，如圖所示這些波的振幅沿水平虛線軸55垂直地對稱。波52有一負沿或向下的斜邊56和正沿或向上的斜邊57。類似地，波54有一正沿或向上的斜邊58和負沿或向下的斜邊59。斜邊56和58相互交叉，在水平軸55有一公共點60，斜邊57和59相互交叉，在水平軸55有一公共點62。斜邊56、57、58和59(傾斜而不是垂直)示出了在實際的驅動器電路中(例如圖3中)，輸出信號由低振幅到高振幅需要有限的時間(反之亦然)。從這裡可以看出，波52和54時間上相互同步，是由於它們相互交叉並且在水平軸55有公共點60和62。如下文將詳細介紹的，所述52和54的時間同步事實上是扭曲或劣化的，由於驅動器12實際上在不同的瞬間達到了它們的輸出電平(「1」和/或「0」)。定時中的這些差異是由到多個驅動器12的不同電源電壓造成的，這進一步是由電源總線14和16中的電阻R1造成的，如前所述。
在圖4所示的理想情況中，有一個時間窗口63，在此期間多個驅動器的每一個12(見圖1)對應於在它的輸入40處發生的二進位信號(「1」或「0」)能夠轉換到它的輸出端44(見圖3)的信號。窗口63可以認為表示理想的時間間隔，在此期間多個驅動器12的輸出44上的所有二進位信號(「1」和「0」)在相同的瞬間同時並聯，並具有相同的持續時間。所述理想條件(對於給定的時鐘頻率)為將由被施加的電路正確地識別那些信號提供了儘可能多的時間。但實際上，如前所述，在實際的陣列10中的一些驅動器12(圖1)較晚產生正確的輸出信號，其他的驅動器則較早產生。所述驅動器12轉換時間的相位偏移實際上或多或少地縮短了理想的窗口63的持續時間。為了利於高速操作，所述窗口的縮短應儘可能最小化。
窗口63有一由65指示的持續時間。窗口63由波52和54的各斜邊56、57、58和59上的點66、67、68和69指示的四個角限定。點66、67、68和69基本上都在各波52和54的90％振幅位置處，所述位置通常被認為在完成驅動器12轉換的位置處。應該注意即使在圖4示出的理想的同步條件下，窗口63的持續時間65基本上少於點60和62之間的時間間隔。由此例如，對於500兆赫的時鐘頻率，點60和62之間的時間間隔(代表半個時鐘周期)僅為1納秒(1ns)，窗口63的持續時間65基本上小於1納秒。因此即使驅動器12的同步轉換中很小量的相位偏移(以幾分之一納秒測量)也可以適當地縮短窗口63的時間，並產生TSSO錯誤。如下所述，本發明顯著地降低了該問題。
現在參考圖5，顯示了根據本發明連接在電源總線106和108之間的多個片外驅動器102(數字分別為「1」到「n」)的陣列100。陣列100以及電源總線106和108通常形成為包括連接到片外驅動器的多個電路的集成電路(未示出)的一部分。每個片外驅動器由一個輸入和輸出，但同樣為了簡化沒有在圖5中示出。IC晶片各位置處的每個驅動器102通過端子104-1U到104-nU(上104端子)中的一個連接到電源總線106，通過端子104-1L到104-nL(下104端子)中的一個連接到電源總線108。顯示的電源總線106和108分別連接到端子126和128，都分別連接到提供VDDQ和VSSQ的輸出電壓電平的電壓源(未示出)。每個上104端子由公知的技術製備有適當的長度和寬度，由此這些端子的各電阻基本上都相互等同。每個下104端子由公知的技術製備有適當的長度和寬度，由此這些端子的各電阻基本上都相互等同。設計總線106由此使它的電阻遠小於每個上104端子的電阻(通常小約一個數量級或更小)。設計總線108由此使它的電阻遠小於每個下104端子的電阻(通常小約一個數量級或更小)。
現在參考圖6，示出了根據本發明驅動器陣列100(圖5)的示意性電路圖120。每個片外驅動器102(「1」到「n」)通過端子104-1U到104-nU(上104端子)連接到總線106，通過端子104-1L到104-nL(下104端子)連接到總線108。每個上104端子有一個電阻R3，總線106有一個電阻R2。如前所述，電阻R3基本上都相等，每個都遠大於總線106的電阻R2，後者較小，是由於總線106的長度短。每個下104端子有一個電阻R4，總線108有一個電阻R5。如前所述，電阻R4基本上都相等，每個都遠大於電阻R5，後者較小，是由於總線108的長度短。總線106和108在各端子126和128分別連接到具有電壓電平VDDG和VSSQ的電壓源(電源)。如下文所述，根據本發明的一個方案，與片外驅動器102以及總線106和108串聯地插入電阻R3和R4有助於基本上減小工作期間多個驅動器102之中的噪聲和其他不希望的相互影響。
現在參考圖7，示出了根據本發明的電路150。電路150為圖5和6的片外驅動器102的優選實施例。電路150包括p溝道場效應電晶體152、156和158,n溝道場效應電晶體154、160、162和電容器164、166和168。
電晶體152和154的柵極一起連接到施加來自存儲器(未顯示)的二進位信號(「b-Data」)的輸入端170。電晶體152、156和158的漏極一起連接到公共輸出端172(「Data」)。電晶體152有通過端子104-1L和它的相關電阻R3連接到總線106和電壓源VDDQ的源。由於總線106的電阻R2(見圖6)相對於R3很小，前者可以忽略，沒有顯示。以類似的方式，電晶體154有通過另一個端子104-1U和它的相關電阻R4(見圖6)連接到總線108和電壓源VDDQ的源。由於總線108的電阻R5(見圖6)與R4相比很小，由於可以忽略，沒有顯示。
電容器164的第一端連接到電晶體152和156的源極和端子174。電容器164的第二端連接到電晶體154和162的漏極和端子176。電晶體160和162的源極連接到電容器168的第一端和端子184。電晶體156和158的源極連接到電容器166的第一端和端子178。當施加到總線106的電壓為正並且施加到總線108的電壓為負時，電容器166和168的第二端連接到通常為地的參考電壓。電晶體156的柵極連接到施加信號Φ1的端子190。電晶體158的柵極連接到施加信號Φ3的端子194。電晶體160的柵極連接到施加信號Φ4的端子196。電晶體162的柵極連接到施加信號Φ2的端子192。
當輸入端170接收二進位信號(「b-Data」)時，如本領域所公知的，在輸出端172(「Data」)產生對應的輸出信號(但相位相反)。在每個驅動器120的電路150中提供電容器164和與之以及與總線106和108串聯的各電阻R3和R4，當它們開始轉換時，在陣列100(圖5和6)的多個驅動器102中提供了相當程度的解耦，由此幫助減少了不希望的相互影響和噪聲幹擾。此外，如下所述，在每個驅動器102的轉換操作期間選擇性地在電路中連接電容器166和168，以進一步減少這些影響。
現在參考圖8，藉助了曲線200示意性地示出了與每個驅動器102有關的信號，這裡表示為「b-Data」、Φ3、Φ4、Φ2、Φ1和「Data」。曲線200的水平軸表示時間，垂直軸表示用相關極性指示的信號的各電壓(未按比例)。為簡化下面的說明，假定分別施加到總線106和108的較高和較低電壓VDDQ和VSSQ參考零伏的地，即較高和較低電壓VDDQ和VSSQ之間電壓差的中點保持在地電位(零伏)。
圖示在曲線200中的信號「b-Data」施加到驅動器102(圖7)的輸入端170，在輸出端172產生信號「Data」，信號Φ3施加到端子194，信號Φ4施加到端子196，信號Φ2施加到端子192，信號Φ1施加到端子190。如曲線200中垂直虛線所指示的，這些各信號在時間上相關。
顯示在這裡的信號「b-Data」例如為電平(+V)202，然後沿負沿邊204下降到電平(-V)206，有一由207指示的持續時間。所述間隔207表示從存儲器(未示出)施加到輸入端170的二進位信號的持續時間，並且等於窗口63的持續時間65(圖4)。應該理解輸入到陣列10中其他驅動器102的各二進位信號與顯示在曲線200中信號「1」和「0」的序列不同。
「b-Data」信號由電平206沿正沿208升高到另一個正電平210，然後經過另一個間隔207之後，沿負沿212下降到電平214。在這裡的圖示中，「b-Data」信號保持在電平214保持幾倍(未明顯地示出)的間隔207，顯示出在所述擴展時間內，二進位「1」連續地施加到驅動器102的輸入170。此後，電平214沿正沿216升高到電平218(二進位「0」)。「b-Data」信號(這裡所圖示的)在電平218保持幾個間隔207，然後沿負沿220下降到電平222(二進位「1」)。超出曲線200的右邊和左邊的「b-Data」信號和其他的信號未示出。
施加到驅動器102的輸入107的「b-Data」信號的電平202導致在輸出端172產生電平2 30「Data」信號。類似地，「b-Data」電平206、210、214、218和222產生「Data」信號中對應的電平232、234、236、238和240。
在驅動器102的每個轉換操作期間，即，當它的輸入170驅動到電平(例如「b-Data」電平206)並且它的輸出172轉換到一個電平(例如「Data」電平232)時，反之亦然，通過導通電晶體158或電晶體160，電容器166和168選擇性地(並且暫時地)連接到輸出端172。通過施加到電晶體158的端子194的信號Φ3，或通過施加到電晶體160的端子196的信號Φ4完成到端子172的所述選擇性的連接。
如下所述，在通過信號Φ3和電晶體158暫時性地連接到輸出端172之前，電容器166已被預置或調節有電荷。由此在電容器166連接到端子172的瞬間，存儲在電容器166內的能量和來自總線106和108的電能一起幫助將輸出端172驅動到一個電平(例如，「Data」信號的電平232)。當電容器168(也預置)暫時地連接到端子172時，當後者由驅動器102驅動到負電平(例如，「Data」信號的電平234)時，發生相應的效果。
與「b-Data」信號有關的Φ3信號的定時顯示在曲線200中。在每個「b-Data」信號的負沿204、212、220期間，產生短持續時間脈衝244作為Φ3信號。每個所述脈衝244進而暫時性地導通電晶體158，由此將電容器166連接到輸出端172。類似地，「b-Data」信號的每個沿208、216的短持續時間期間，產生正沿脈衝246作為Φ4信號。每個所述脈衝246進而暫時性地導通電晶體160，由此將電容器168連接到輸出端172。電容器168上的預置負電荷幫助將端子172驅動到一個電平(例如，「Data」電平234)。
從曲線200可以看出，信號Φ2有一個和Φ3信號的每個負沿脈衝244同時發生的正沿脈衝248。類似地，Φ1信號有一個和Φ4信號的每個正沿脈衝246同時發生的負沿脈衝250。由此，當發生Φ3脈衝244時，電晶體158導通，由此將電容器166連接到端子172，如前所述，Φ2脈衝248導通電晶體162，由此通過電阻R4將電容器168連接到施加VSSQ的總線108。這將負電荷放置在電容器168上，調節或重新設置它用於下次將輸出端172驅動到「Data」電平234。由此，當電容器166正幫助將輸出端172拉到一個電平(例如，「Data」電平232)時，當驅動器102再次將後者轉換到「Data」電平234時，如前所述，電容器168被充電，由此預置或準備連接到輸出端172。以類似的方式，電容器166由Φ1脈衝250從VDDQ總線106通過電阻R3和電晶體156被再充電，同時電容器168通過電晶體160連接到端子172，當端子172被驅動到「Data」電平234時。電容器166和168所述相同和相反的充放電(反之亦然)基本上減小了陣列100的多個驅動器102之間的轉換相互影響和定時差異。這使得較高速度下的可靠操作成為可能。產生信號Φ1、Φ2、Φ3和Φ4的電路是本領域公知的，沒有顯示。電容器164、166和168很容易由公知的技術製備。這些電容器可以為例如場效應電晶體，柵極作為一個端子，漏極和源極連接在一起作為第二個端子。另一種可能的電容器可以僅是由如二氧化矽等的絕緣體從半導體區隔離出的導體。在圖示的例子中，每個電阻R3和R4約10歐姆，電阻R2和R5每個約0.3歐姆，電容器164、166和168每個約150微微法拉。
以上的說明意在說明而非限定本發明。本領域的技術人員可以對以上介紹的和圖中顯示的本發明的驅動器和陣列進行不同的改變，這些改變並不脫離由附帶的權利要求書中闡述的本發明的精神或範圍。例如，本發明並不限於陣列中給出的驅動器的數量，或端子電阻的特定值，或電容器的值，或工作的特定頻率。
權利要求
1．一種集成電路，包括第一和第二電源總線，通過第一和第二電源總線之間的導體連接的多個電路，每個導體都有一電阻；電路和第一電源總線之間的每個導體的電阻，基本上相等，並且遠大於第一電源總線的電阻；以及電路和第二電源總線之間每個導體的電阻，基本上相等，並且遠大於第二電源總線的電阻。
2．根據權利要求1的集成電路，其中每個電路有一個輸入端和輸出端，每個電路還包括第一電容器，有一個連接在電路的輸出端和電路的第一端之間的第一端，電路的第一端連接到連接電路與第一電源總線的導體；第二電容器，有一個連接在電路的輸出端和電路的第二端之間的第一端，電路的第二端連接到連接電路與第二電源總線的導體。
3．根據權利要求2的集成電路，其中每個第一電容器通過第一轉換器件連接到第一端，通過第二轉換器件連接到輸出端，每個第二電容器通過第三轉換器件連接到第二端，通過第四轉換器件連接到輸出端。
4．根據權利要求3的集成電路，其中每個電路還包括第三電容器，具有連接到電路的第一端的第一端，具有連接到電路的第二端的第二端。
5．根據權利要求1的集成電路，其中每個電路還包括第三電容器，具有連接到電路的第一端的第一端，具有連接到電路的第二端的第二端。
6．根據權利要求3的集成電路，其中每個轉換器件是電晶體。
7．根據權利要求6的集成電路，其中每個電晶體是具有第一和第二輸出端以及柵極端的場效應電晶體。
8．根據權利要求6的集成電路，其中多個電路的每一個是輸入-輸出驅動器。
9．根據權利要求8的集成電路，其中每個輸入-輸出驅動器是反相器。
10．根據權利要求9的集成電路，其中每個驅動器包括串聯地連接到n溝道場效應電晶體的p溝道場效應電晶體。
11．根據權利要求9的集成電路，其中所有電晶體為絕緣柵場效應電晶體。
12．一種集成電路，包括第一和第二電源總線，通過第一和第二電源總線之間的導體連接的多個電路，每個導體都有一電阻；每個電路包括輸入和輸出；第一電容器，有一個連接在電路的輸出端和電路的第一端之間的第一端，電路的第一端連接到連接電路與第一電源總線的導體；第二電容器，有一個連接在電路的輸出端和電路的第二端之間的第一端，電路的第二端連接到連接電路與第二電源總線的導體。
13．根據權利要求12的集成電路，其中電路和第一電源總線之間的每個導體的電阻，基本上相等，並且遠大於第一電源總線的電阻，電路和第二電源總線之間每個導體的電阻，基本上相等，並且遠大於第二電源總線的電阻。
14．根據權利要求13的集成電路，其中每個第一電容器通過第一轉換器件連接到第一端，通過第二轉換器件連接到輸出端，每個第二電容器通過第三轉換器件連接到第二端，通過第四轉換器件連接到輸出端。
15．根據權利要求14的集成電路，其中每個電路還包括第三電容器，具有連接到電路的第一端的第一端，和具有連接到電路的第二端的第二端。
16．根據權利要求12的集成電路，其中每個電路還包括第三電容器，具有連接到電路的第一端的第一端，和具有連接到電路的第二端的第二端。
17．根據權利要求14的集成電路，其中每個轉換器件是電晶體。
18．根據權利要求17的集成電路，其中每個電晶體是具有第一和第二輸出端以及柵極端的場效應電晶體。
19．根據權利要求12的集成電路，其中多個電路的每一個是輸入-輸出驅動器。
20．根據權利要求19的集成電路，其中每個輸入-輸出驅動器是反相器。
21．根據權利要求20的集成電路，其中每個驅動器包括串聯地連接到n溝道場效應電晶體的p溝道場效應電晶體。
22．根據權利要求21的集成電路，其中所有的電晶體為絕緣柵場效應電晶體。
23．一種集成電路，包括第一和第二電源總線，通過第一和第二電源總線之間的導體連接的多個電路，每個導體都有一電阻；電路和第一電源總線之間的每個導體的電阻，基本上相等，並且遠大於第一電源總線的電阻；電路和第二電源總線之間每個導體的電阻，基本上相等，並且遠大於第二電源總線的電阻；以及每個電路包括輸入和輸出；第一電容器，有一個連接在電路的輸出端和電路的第一端之間的第一端，電路的第一端連接到連接電路與第一電源總線的導體；第二電容器，有一個連接在電路的輸出端和電路的第二端之間的第一端，電路的第二端連接到連接電路與第二電源總線的導體。
全文摘要
一種集成電路(IC)晶片上的多個片外驅動器陣列能減少高速操作時的同步轉換輸出定時錯誤(TSSO)。陣列包括為輸出提供充電和放電路徑的一對低電阻總線，連接總線之間各驅動器的多個端子，遠大於各總線的電阻的各端子電阻，以及內部地連接各驅動器的多個電容器。每個驅動器有一個從存儲單元接收二進位數據的輸入和根據二進位輸入數據轉換到更高或更低電壓電平的輸出端。在每個驅動器內有多個轉換電晶體。
文檔編號G11C11/407GK1238531SQ99107198
公開日1999年12月15日 申請日期1999年6月9日 優先權日1998年6月9日
發明者S·勒夫勒, P·佩赫穆勒 申請人:西門子公司