動態隨機存取存儲器製造方法及結構的製作方法
2023-05-13 03:08:26
專利名稱：動態隨機存取存儲器製造方法及結構的製作方法
技術領域：
本發明涉及一種半導體製造方法，尤其涉及一種動態隨機存取存儲器的製造方法。
背景技術：
動態隨機存取存儲器(DRAM)是一種揮發性存儲器，其是用來儲存電腦中需頻繁存取的資料。典型的DRAM單元(cell)是由MOS電晶體與電容器構成，其中電晶體的二源/漏極分別與電容器及位線電性連接。現行DRAM所用的電容器主要有兩種類型，其一為位置高於電晶體的堆疊式電容器(stacked capacitor)，其二則為位置低於電晶體的溝渠式電容器(trenchcapacitor)。
在採用溝渠式電容器的DRAM中，為降低電晶體的亞閾值電流(sub-threshold current)以增加儲存電極的資料保存能力，常常會提高起始電壓調整離子注入(VTimplantation)和/或口袋離子注入(pocket implantation)的劑量，其中口袋離子注入是用以在與位線電性連接的源/漏極旁形成口袋摻雜區。然而，此種作法將增大PN接面的電場梯度，致使接面漏電流增加，所以總漏電量還是無法有效降低。
發明內容
本發明為解決現有技術存在的上述問題，提出一種DRAM製造方法，該方法是在通道區中鄰接隔離區的部分形成型態與基底相同的摻雜區，以降低亞閾值電流。
本發明的動態隨機存取存儲器(DRAM)製造方法基本上包括下列步驟。首先在基底上形成溝渠，再在每一個溝渠中形成電容器；接著在基底上定義出有源區；再在基底上形成字線，然後於每一有源區中形成二源/漏極區，再在基底上形成位線。其中，在任一有源區的第一側邊形成第一溝渠，其中的電容器與此有源區耦接，且在相鄰有源區的第二側邊形成第二溝渠，而此有源區與此第二溝渠為一字線所經過，且此有源區中被字線覆蓋的區域作為一通道區。另外，一有源區中的二源/漏極區位於對應的字線的兩側，且分別與一電容器及一位線電性連接。本發明的特徵是在形成溝渠之後及定義有源區之前，進行朝字線方向傾斜的離子注入步驟，以在基底中「即將形成該有源區的通道區」的區域邊緣形成一摻雜區，其摻雜型態與基底相同。
本發明還提供了一種DRAM的存儲器結構，該結構是由上述本發明的DRAM製造方法而得到的。此DRAM的存儲器結構的特徵在於其通道區的不與源/漏極區相鄰的邊緣部分有一摻雜區，此摻雜區的摻雜型態與基底相同，且其範圍大致局限在通道區內。
由於本發明中一條字線通過相鄰有源區的第二側邊的溝渠的上方，且上述摻雜區是藉由通過該溝渠的傾斜離子注入而形成在該有源區的邊緣，所以此摻雜區可以自行對準的方式形成在通道區中鄰接隔離區的部分。由於此摻雜區中的摻雜劑濃度較高，所以可抑制通道區的亞閾值電流；同時，如果此摻雜區較深，則更可發揮降低擊穿漏電(punch-through leakage)的功效。
為讓本發明的上述和其他目的、特徵、和優點能更明顯易懂，下文特舉優選實施方式並結合附圖作詳細說明圖1至8示出了本發明優選實施方式的動態隨機存取存儲器(DRAM)的製造過程，其中圖1(c)，2(c)，7(c)分別為上視圖；圖1(A)，2(A)，7(A)為沿對應附圖中的剖面線A-A′剖切的剖面圖；圖1(B)，2(B)，7(B)為沿對應附圖中的剖面線B-B′剖切的剖面圖；圖7至8示出了本發明優選實施方式的DRAM結構。
附圖標號說明100 基底 102 墊氧化層104 硬掩膜層 110 溝渠112 外電極114 電容介電層116 內電極117 電容器
118、118a 介電層、領介電層120傾斜離子注入 122 摻雜區124、126 導體層 128 隔離區130有源區 132 柵介電層134字線 136 頂蓋層138間隙壁 140 S/D離子注入142源/漏極區 144 絕緣層146位線接觸窗 148 位線具體實施方式
請參照圖1至8，它們示出了本發明優選實施方式的動態隨機存取存儲器製造方法，其中圖1、2、7中圖標中(C)的附圖分別為上視圖，圖標(A)/(B)分別是相應的圖(C)中沿對應剖面線A-A′/B-B′剖切的剖面圖。
請參照圖1(A)/(B)/(C)圖，首先提供一基底100，其例如為一P型單晶矽基底，再在其上形成墊氧化層102與硬掩膜層104，此硬掩膜層104的材料例如為氮化矽。接著，依序定義硬掩膜層104、墊氧化層102與基底100，以在基底100中形成多個溝渠110。這些溝渠110的排列方式是依照8F2摺疊位線DRAM布局(eight F-square folded bit line DRAM layout)的規則，如授權於IBM的美國專利5,874,758號所披露的那樣。詳細地說，每一個預定形成有源區130的區域皆為4對溝渠110所包圍，且每一對溝渠110也為4個預定形成有源區130的區域所包圍。另外，對每一個預定形成有源區130的區域而言，其在Y方向的兩對溝渠位於稍後將形成的字線134的正下方。
請繼續參照圖1(A)/(B)，接著在溝渠110下段及底部的基底100的表層形成作為外電極112的摻雜區，再於溝渠110表面形成電容介電層114，然後以導體層116填滿溝渠110的下段，再除去未被導體層116覆蓋的電容介電層114。其中，外電極112中的摻雜劑例如為砷(As)，電容介電層114例如為氧化矽/氮化矽/氧化矽(ONO)複合層或氮化矽/氧化矽(NO)複合層，且導體層116作為電容器的內電極，其材料例如為N型多晶矽。以導體層116填滿溝渠110下段的方法例如是先以導體材料完全填滿溝渠110，再回蝕除去溝渠下段以上的導體材料。另外，標號128的虛線表示稍後將形成的隔離區128的輪廓。
請參照圖2(A)/(B)/(C)，接著，在基底100上形成共形的介電層118，其方法例如是以O3及TEOS為反應氣體的化學氣相沉積法，以形成氧化矽層。此介電層118是稍後將形成的領介電層(collar dielectric layer)的前身。接著，進行朝Y軸傾斜的傾斜離子注入120，以經由溝渠110的上段空間，在即將形成有源區130的區域的邊緣部分中正對溝渠110處形成摻雜區122，其摻雜型態與基底100相同，且摻雜劑濃度優選介於1016至5×1018之間。由於圖2(A)中Y軸方向的兩對溝渠110位於稍後將形成的兩條字線134的下方，而為字線134所覆蓋的部分的有源區130即為通道區，所以上述摻雜區122以自行對準的方式形成在基底100中即將形成通道區的區域的鄰接隔離區128的邊緣部分中。
請參照圖3(A)/(B)，接著去除導體層116及硬掩膜層104上的介電層118，再於溝渠110中填入導體層124，暴露出部分介電層118，其材料例如為N型多晶矽。然後，去除高於導體層124的介電層118，即形成領介電層118a。
請參照圖4(A)/(B)，接著在溝渠110中填入導體層126，其頂面在基底100的表面以下，且其材料例如為N型多晶矽。此導體層126用以使內電極116能與稍後將形成的通過電晶體的源/漏極電性連接。
另外，雖然所述的傾斜離子注入步驟是在介電層118形成之後進行，但亦可延至導體層126形成後再進行，如圖5(A)/(B)中標號520的箭頭所示。由於此時溝渠110幾乎被填滿，因而所形成的摻雜區522的深度小於所述的摻雜區122。
請參照圖6(A)/(B)，接著在基底100中形成隔離區128，以定義出有源區130，其與溝渠110的相對位置已於前文中提及，故不再贅述。另外，由圖6(A)可見，用以降低亞閾值電流的摻雜區122形成在有源區130中鄰接隔離區128的部分。此隔離區128例如為淺溝渠隔離(STI)結構，且材料通常為氧化矽，而在製作隔離區128所需的各熱步驟中，導體層126中的摻雜劑會擴散到基底100中，而形成埋置導電帶(buried strap)129，如圖6(B)所示。
請參照圖7(A)/(B)/(C)，接著在基底100上形成柵介電層132，再形成上有頂蓋層136的多條字線134，然後以頂蓋層136與字線134為掩膜進行離子注入140，以形成源/漏極區142，其中位於同一有源區130上方的兩條字線134之間的源/漏極區142為一共源/漏極區，而此有源區130邊緣的兩個源/漏極區142各自與一埋置導電帶(buried strap)129連接，從而電性連接至對應的內電極116。接著，於頂蓋層136與字線134的側壁形成間隙壁138，其中頂蓋層136與間隙壁138的材料例如為氮化矽，其用以保護字線134，以免字線134在後續的位線接觸窗製造過程中被暴露出來。
請參照圖8(A)/(B)，接著在基底100上方形成絕緣層144，以覆蓋所述各結構，然後於絕緣層144中形成位線接觸窗146，並於絕緣層144上形成與位線接觸窗146連接的位線148。此處由於字線134上方及側壁分別有頂蓋層136與間隙壁138的保護，所以位線接觸窗146可以自行對準的方式形成。
另外，圖7至8亦示出了本發明優選實施方式的DRAM結構。如圖7至8所示，此DRAM結構為常用的8F2摺疊位線埋置導電帶結構(8F2foldedbit line buried strap structure，簡稱BEST structure)，但其與現有的結構相比，多了摻雜區122，此摻雜區122的摻雜型態與基底100相同。詳細地說，此DRAM結構包括基底100、有源區130、字線134、(共)源/漏極區142、接觸窗146、位線148，以及摻雜區122。基底100上有多個溝渠110，其中形成有由外電極112、電容介電層114與內電極116所構成的電容器。每一個有源區130的四個側邊各一對溝渠110，其中左右兩側的兩對溝渠110中各有一溝渠110中的電容器與此有源區130耦接，且前後的兩對溝渠110中的電容器與其他有源區130耦接(請見圖1)。另外，有源區130及其前後的兩對溝渠110是為二相鄰字線134所經過，這些字線134的走向皆為第一方向。有源區130中被二字線134所覆蓋的區域作為二通道區，其中每一通道區的第一方面的兩個邊緣部分(即不與源/漏極區142相鄰的邊緣部分)各有一所述的摻雜區122。二字線134間的有源區130中有一共源/漏極區142，其與第二走向的位線148電性連接；二字線134外側的有源區130中則有二源/漏極區142，它們各與一電容器電性連接。
如上所述，請參照圖7(C)，由於本發明在通道區(即有源區130中被字線134覆蓋的部分)鄰接隔離區128的部分形成摻雜型態與基底100相同的摻雜區122，所以可抑制通道區的亞閾值電流；同時，如果此摻雜區較深，其更可發揮降低擊穿漏電(punch-through leakage)的作用。舉例來說，在介電層118形成後所形成的摻雜區122，其深度大於在導體層126形成後所形成的摻雜區522(圖5(A))，所以摻雜區122降低擊穿漏電的效果較佳。
除此之外，雖然所述的優選實施方式中傾斜離子注入步驟最好在領介電層前身的介電層18形成後進行(圖2(A))，或在溝渠中最上層的導體層126填入之後進行(圖5(B))，但亦可在溝渠110形成後至介電層118形成前的任一時間點進行，或在導體層124填入後到導體層126填入前進行，只要控制傾斜離子注入的能量及角度，使摻雜劑能到達將形成通道區的區域的邊緣部分即可。
雖然本發明已以優選實施方式披露如上，然而其並非用以限定本發明，任何本領域技術人員在不超出本發明的構思和保護範圍的前提下，可作出各種改型與潤飾，因此本發明的保護範圍應以所附的權利要求書所限定的保護範圍為準。
權利要求
1.一種動態隨機存取存儲器製造方法，包括在一基底上形成多個溝渠；在每一溝渠中形成一電容器；在所述基底上定義出多個有源區；在所述基底上形成多條字線；在每一有源區中形成二源/漏極區；以及在所述基底上形成多條位線；其中，在任一有源區的一第一側邊形成一第一溝渠，其中的電容器與該有源區耦接，且在相鄰有源區的一第二側邊形成一第二溝渠，而該有源區與所述第二溝渠為一字線所經過，且該有源區中被所述字線覆蓋的區域作為一通道區；使一有源區中的二源/漏極區分別與一電容器及一位線電性連接；並且在形成所述溝渠之後及定義所述有源區之前，還包括進行朝字線方向傾斜的離子注入步驟，以在所述基底中「即將形成所述有源區的所述通道區」的區域邊緣形成一摻雜區，該摻雜區的摻雜型態與所述基底相同。
2.一種動態隨機存取存儲器製造方法，包括在一基底上形成多個溝渠；在每一溝渠中形成一電容器；在所述基底上定義出多個有源區；在所述基底上形成走向為第一方向的多條字線；在每一有源區中形成二源/漏極區及一共源/漏極區；以及在所述基底上方形成走向為第二方向的多條位線；其中，在任一有源區的四個側邊各形成一對溝渠，其中所述第二方向上的兩對溝渠中各有一溝渠中的電容器與該有源區耦接，且所述第一方向的兩對溝渠中的電容器與其它有源區耦接，而該有源區及所述第一方向的兩對溝渠為相鄰二字線所經過，且該有源區中被所述二字線所覆蓋的區域作為二通道區；使一有源區中的二源/漏極區各自與一電容器電性連接，且所述共源/漏極區與一位線電性連接；並且在形成所述溝渠之後及定義所述有源區之前，進行朝所述第一方向傾斜的離子注入步驟，以便在所述基底中「即將形成所述有源區的所述二通道區」的區域邊緣形成共四個摻雜區，所述摻雜區的摻雜型態與所述基底相同。
3.如權利要求1或2所述的動態隨機存取存儲器的製造方法，其中，所述在每一溝渠中形成一電容器的步驟包括在該溝渠下段的基底中形成一外電極；在該溝渠的側壁及底部形成一電容介電層；在該溝渠中填入一第一導體層；以及使所述第一導體層與對應的一源/漏極區電性連接。
4.如權利要求3所述的動態隨機存取存儲器的製造方法，其中，所述在每一溝渠中形成一電容器的步驟中，在該溝渠中填入一第一導體層之後還包括去除該溝渠下段以上的部分的所述第一導體層；在該溝渠下段以上的表面形成一領介電層；在所述第一導體層上形成一第二導體層，該第二導體層為所述領介電層所包圍；以及使所述第二導體層與對應的所述源/漏極區電性連接。
5.如權利要求4所述的動態隨機存取存儲器的製造方法，其中，所述離子注入步驟在所述領介電層形成之後進行。
6.如權利要求5所述的動態隨機存取存儲器的製造方法，其中，所述離子注入步驟在所述領介電層形成之後、且在所述第二導體層形成之前進行。
7.如權利要求4所述的動態隨機存取存儲器的製造方法，其中，在所述第二導體層形成之後，還包括在所述第二導體層上形成直接與對應的有源區接觸的、由摻雜的半導體材料構成的一第三導體層的步驟；以及使該第三導體層中的摻雜劑擴散進入所述有源區中形成與對應的一源/漏極區連接的一埋置導電帶的步驟。
8.如權利要求7所述的動態隨機存取存儲器的製造方法，其中，所述離子注入步驟在所述第三導體層形成之後進行。
9.一種動態隨機存取存儲器結構，包括一基底，其上有一溝渠；一電容器，位於該溝渠中；一有源區，位於所述基底上；一字線，位於所述基底上，並經過所述有源區，而該有源區被該字線覆蓋的部分作為一通道區；二源/漏極區，位於該字線兩側的所述有源區中，且分別與所述電容器和一位線電性連接；以及摻雜型態與所述基底相同的一摻雜區，其位於所述通道區的不與所述源/漏極區相鄰的邊緣部分中，且該摻雜區的範圍大致局限在該通道區內。
10.一種動態隨機存取存儲器結構，包括一基底，其上有多個溝渠；多個電容器，位於所述溝渠中；多個有源區，位於所述基底上；位於所述基底上走向為第一方向的多條字線；多個源/漏極區與多個共源/漏極區，其中二源/漏極區與一共源/漏極區成一組位於一有源區中；位於所述基底上方走向為第二方向的多條位線；以及位於所述基底中摻雜型態與所述基底相同的多個摻雜區，其中，任一有源區的四個側邊各有一對溝渠，其中所述第二方向上的兩對溝渠中各有一溝渠中的電容器與該有源區耦接，而所述第一方向上的兩對溝渠中的電容器與其它有源區耦接；任一有源區及其第一方向上的兩對溝渠為二相鄰字線所經過，而該有源區中被所述二字線所覆蓋的區域作為二通道區，其中每一通道區的所述第一方向上的兩個邊緣部分各有一所述的摻雜區；並且任一有源區中的所述二源/漏極區各與一電容器電性連接，且所述共源/漏極區與一位線電性連接。
11.如權利要求9或10所述的動態隨機存取存儲器的結構，其中，所述任一溝渠中的電容器包括位於該溝渠下段的所述基底中的一外電極；位於該溝渠的側壁及底部的一電容介電層；以及位於該溝渠中的第一導體層，該第一導體層與對應的一源/漏極區電性連接。
12.如權利要求11所述的動態隨機存取存儲器的結構，其中，所述電容器還包括一位於所述第一導體層以上的所述溝渠的側壁的領介電層；以及位於所述第一導體層上且為所述領介電層環繞的一第二導體層，所述第一導體層藉由所述第二導體層與所述對應的源/漏極區電性連接。
13.如權利要求12所述的動態隨機存取存儲器的結構，其中，所述電容器還包括一第三導體層與一埋置導電帶，該第三導體層位於所述領介電層與所述第二導體層上，並藉由所述埋置導電帶與所述對應的源/漏極區電性連接。
全文摘要
本發明公開了一種具有溝渠式電容器的動態隨機存取存儲器(DRAM)的製造方法及結構。此DRAM製造方法是在通道區的鄰接隔離區的部分形成摻雜型態與基底相同的摻雜區，此摻雜區是由一傾斜離子注入步驟所形成，且此傾斜離子注入步驟是在電容器溝渠形成之後及有源區定義之前進行，所述摻雜區穿過與通道區相鄰的電容器溝渠的上段，以自行對準的方式注入基底中。
文檔編號H01L27/108GK1610098SQ20031010247
公開日2005年4月27日 申請日期2003年10月21日 優先權日2003年10月21日
發明者李嶽川, 陳賜龍 申請人:茂德科技股份有限公司