柵極觸點在有源區上的像素和形成所述像素的方法

2023-05-14 21:05:51

專利名稱：柵極觸點在有源區上的像素和形成所述像素的方法
技術領域：
本發明涉及成像技術。具體來說，本發明涉及具有密集電路配置的成像裝置。
背景技術：
例示性CMOS成像電路、其處理步驟以及關於成像電路各CMOS元件功能的詳 細說明在例如美國專利第6,140,630號、美國專利第6，376，868號、美國專利第6,310,366 號、美國專利第6,326,652號、美國專利第6,204,524號及美國專利第6,333,205號中有 說明，上述專利均讓與Micron Technology公司。上述專利的整個揭示內容均以引用方 式併入本文中。
圖1圖解說明常規CMOS像素10的俯視圖，常規CMOS像素10具有位於襯底 12中的光電二極體14作為光電轉換裝置。像素10包括轉移柵極16，其與光電二極體 14和浮動擴散區24 —起形成轉移電晶體。像素10也包括重設柵極18，其將施加到有 源區26的重設電壓(Vaa)選通到浮動擴散區24，以使浮動擴散區24重設。當重設 柵極18和轉移柵極16均導通時，也可使光電二極體14重設。像素10也包括源極跟 隨柵極20，其將25電耦聯到浮動擴散區24並且其是由有源區26和有源區28所形成 的源極跟隨電晶體的一部分，有源區26連接到電極源(Vaa)，而有源區28與列選擇 柵極22相關聯。列選擇柵極22作為連接有源區28與有源區30的列選擇電晶體的一 部分，有源區30連接到用於讀取像素的像素輸出端。
上述電晶體的源極/漏極區、浮動擴散區、在柵極下以及在源極/漏極區之間的溝 道區、和光電二極體區因其摻雜性而定義為像素10的有源區，其與柵極結構相組合而 定義有源電子裝置。如圖1中所示，在常規像素10中，電晶體柵極16、 18、 20和22 的觸點32、 34、 36和38遠離有源區24、 26、 28和30放置。這是遵循人們通常所認 可的觀點，即最好不要冒險通過有源區上電路的薄柵電極蝕刻或使觸點的位置過於靠 近柵極氧化物，這有可能產生無效裝置；因此觸點並不位於有源區上。
隨著像素間距逐漸減小，有利的是重新定位電晶體柵極觸點，以使光電二極體盡 可能保持較大光電產生和增強的量子效率。

發明內容
本發明涉及具有光電轉換裝置和電晶體結構的成像像素，其中所述像素的電晶體 柵極觸點位於所述像素的有源區上。更具體的說，觸點中的一或多個可位於電晶體的
溝道區上。此布置使得可更密集地裝配像素陣列，從而可在光電轉換裝置(例如光電 二極體)保持相對大的同時使像素間距逐漸減少。
自結合附圖而提供的以下詳細可更好地理解本發明的這些和其他特徵。


圖1為常規CMOS像素單元的俯視圖。
圖2顯示根據本發明實施例的CMOS像素單元。
圖3-8顯示貫穿圖2的線a-a'和b-b'的圖2中所示CMOS像素單元的各製作階段。
圖9顯示根據本發明實施例的CMOS像素單元。
圖10顯示納入至少一根據本發明實施例構建的成像器的處理器系統。
具體實施例方式
儘管將根據某些例示性實施例來闡述本發明，但所屬領域的技術人員將容易想到 也在本發明範圍內的其他實施例。因此，本發明的範圍僅參照附隨權利要求書界定。 在以下說明中互換使用的術語"襯底"或"晶圓片"可包括任何支撐結構，包括
(但不限於)半導體襯底。應將半導體襯底理解為包括絕緣體上矽(soi)、藍寶石上
矽(sos)、摻雜和未摻雜半導體、由基本半導體基底支撐的矽外延層、和其他半導體
結構；然而，也可使用除半導體以外的材料，只要這些材料適合於支撐集成電路。當
在以下說明中提及襯底或晶圓片時，可能已使用先前的處理步驟而在基本半導體或基 底之中或之上形成區或結。
術語"像素"指含有光電轉換裝置和相關聯電晶體以將電磁輻射轉化成電信號的
光元件單元。僅出於舉例說明的目的，本文將像素圖解並闡述為4T (4個電晶體)像 素電路。應理解，本發明並不限於四個電晶體(4T)的像素，而是能使用具有比4個 電晶體要少(例如3T)或多(例如5T)的其他像素布置。儘管本文參照一個或有限 數量像素的結構和製作來闡述本發明，但應理解，此為在具有以(例如)行和列布置 的像素的成像陣列中通常布置的多個像素的代表。另外，儘管下文參照CMOS成像器 的像素來闡述本發明，但本發明可應用於其他具有像素的固態成像裝置(例如，CCD 或其他固態成像器)。因此，以下詳細說明不具有限制意味，本發明的範圍僅由隨附權 利要求書定義。
術語"有源區"指襯底中通常因摻雜而具有電活性的像素區。術語"有源區"包 括像素的光電二極體區、源極/漏極區、浮動擴散區和電晶體溝道。
現在將參照附圖來闡釋本發明，在所有附圖中始終使用類似的參考數字來指類似 的特徵。圖2顯示根據本發明實施例的例示性CMOS像素100。所示像素100製作於 半導體襯底102中及之上。像素100可由如圖所示環繞像素100的有源區的淺溝槽隔 離136 (STI)與陣列的其他類似像素分隔開。也可使用LOCOS (矽的局部氧化)來
進行隔離。此實施例的像素100為4T像素，意指所述像素的電路包括4個用於操作 的電晶體；然而，如上所述，本發明並不限於4T像素。
仍參照圖2，像素100具有光電二極體104作為光電轉換裝置。光電二極體104 通過形成具有不同濃度的成層經摻雜區而在襯底102上形成，如將進一步參照圖3-8 所詳細論述。也可使用其他類型的光電轉換裝置，例如光電柵極。轉移電晶體與光電 二極體104相關聯。所述轉移電晶體包括轉移柵極106，其經配置以跨越光電二極體 104與浮動擴散區114之間的溝道區而選通電荷，所述溝道區為襯底102的經摻雜有 源區。浮動擴散區114電連接(連接131)到源極跟隨電晶體的柵極110。源極跟隨晶 體管電連接到經配置以在導體134處自像素100輸出讀取信號的行選擇柵極112。提 供具有電連接到電壓源(例如Vaa)的重設柵極108的重設電晶體，用以在讀出後重 設浮動擴散區114。
像素100具有與光電二極體104、轉移柵極106、重設柵極108、源極跟隨柵極 110和行選擇柵極112相關聯的有源區。這些有源區包括光電二極體104、浮動擴散區 114和源極/漏極區116、 118和120，以及在柵極下的襯底溝道區(參見圖8的115)。 通常以導電插腳形式向這些有源區和/或柵極結構提供來自上層金屬化層的觸點130、 132和134，其可為鉤、鈦或其他導電材料。觸點130與源極跟隨柵極110連接。觸點 132將電壓源(Vaa)連接到源極/漏極區116。觸點134連接所述行選擇電晶體的輸出 源極漏極區120。
像素IOO也具有至電晶體柵極106、 108和112的觸點122、 124、 126和128。此 處不是將電晶體柵極觸點放置在STI區或其他無源區，而是將觸點122、 124、 126、 128直接定位在有源區的電晶體柵極溝道區上。觸點122直接定位至光電二極體104 與浮動擴散區114之間的有源區上的轉移柵極106。類似地，觸點124直接定位至所 述有源區上的重設柵極108，觸點126直接定位到所述有源區上的源極跟隨柵極110， 而觸點134直接定位至在所述有源區上的行選擇柵極112。
先前種種原因使得人們不認為有可能以此方式放置觸點(122、 124、 126和128)。 一種原因是半導體集成電路縮放己使常規柵極尺寸降低至點(例如寬度為小於0.11 pm 至0.095 pm)，在這種情況下不可能用蝕刻處理柵極而形成其中可沉積觸點(例如， 通常寬度不小於約0.16 pm至0.20 )im)的通孔。因此在常規像素單元中已使用接觸墊 (參見圖l)。並且，在電晶體的溝道區上提供觸點導致問題並且人們避免這樣做，因 為如果觸點接觸或甚至過於接近柵極氧化物，則電晶體將失效。常規設計中薄柵極電 極層不斷增多而使得上述可能性增大。這些原因使得在本發明以前一直未在有源區上 提供成像像素的電晶體柵極觸點。
如圖2中所示，本發明將觸點放置於有源區上使得像素100的電路更密集。此增 加的密度使得當整個像素100逐漸縮小到更小尺寸時，光電二極體104相對於相關聯 的電路來說較大。先前技術中用於定位柵極觸點的襯底面積現在由光電二極體104或 部分相鄰像素佔據，相鄰像素可更緊密地放置在一起，此使得陣列中像素的密度變大。
然而，由於光電轉換裝置(例如光電二極體104)可保持相同的尺寸或尺寸增加而佔 據先前由柵極觸點佔據的空間，因此成像裝置可保持至少常見的感光性和光電產生能力。
像素100起標準CMOS成像像素作用。光電二極體104在被光擊中時在p-n結處 產生電荷(圖8)。在光電二極體104處產生並積聚的電荷通過導通轉移柵極106而選 通到浮動擴散區114。浮動擴散區114處的電荷通過源極/漏極區118由包括柵極110 (在觸點130處連接到浮支擴散區114)在內的源極跟隨電晶體轉換成像素輸出電壓 信號，並且此輸出信號由行選擇柵極112選通到源極/漏極區120並且在觸點134處輸 出至讀取電路(未圖示)。在所述信號讀出像素100後，可啟動重設柵極108和轉移柵 極106以將觸點132處的電壓源連接到浮動擴散區114和光電二極體而重設像素100。
圖3-8顯示圖2中所示像素IOO在各製作階段的剖面圖。所述圖通常顯示可用來 形成像素100的順序步驟，然而，也可使用其他或另外的處理步驟。現在參照圖3， 提供襯底區102。襯底102區通常為矽，但可使用其他半導體襯底。優選地，襯底102 在另一襯底區101上形成，襯底區101可具有不同於上覆區102的慘雜濃度。在此一 實施例中，襯底區102可生長為在支撐矽襯底區101上的外延層。
實施淺溝槽隔離(STI)(或需要時實施LOCOS)來形成STI區136，其通常為氧 化物並且用於使包括像素100在內的各像素彼此間隔離開來。STI處理在所屬領域中 是眾所周知的並且可使用標準處理技術。STI溝槽下的襯底102的區域137可經摻雜 以改進電隔離。
在所述襯底上，形成轉移柵極106、重設柵極108、源極跟隨柵極IIO和行選擇 柵極112。這些柵極可通過在襯底102上形成柵極氧化物107、在柵極氧化物107上形 成導電層109並在導電層109上形成絕緣層111來製作。柵極氧化物107通常為二氧 化矽，但也可為其他材料。導電層109通常為經摻雜多晶矽，但也可為其他導電材料。 絕緣層111通常為氮化物或TE0S (原矽酸四乙酯氧化物)，但也可為其他絕緣材料。 這些層107、 109和111利用光阻遮罩圖案化並且經蝕刻，以餘留柵極疊層，如圖3中 所示。
由於柵極觸點122、 124、 126和128 (圖2)位於像素100的電晶體柵極(106、 108、 110和112)以及有源區上，因此優選的是與常規像素設計相比對柵極106、 108、 110和112進行某些調整。所形成柵極106、 108、 110和112比常規CMOS像素柵極 寬而厚。優選地，柵極106、 108、 110和112寬至少約0.30 pm，以在隨後的製作步驟 中為蝕刻所述柵極提供適宜的目標，因為不提供較大的觸點墊。並且，由於柵極106、 108、 IIO和112是蝕刻在柵極溝道區115上並且因為最好不要使柵極觸點122、 124、 126和128 (圖2)過於靠近柵極氧化物107，所以優選地將導電層109的厚度(即， 其在襯底表面之上的高度)製造的比常規CMOS像素柵極厚。導電層109具有至少約 0.10 pm的厚度，這一厚度約是用於成像柵極的常規層厚度的兩倍。除將柵極導電層 109製造的厚一些外，也可視情況將一或多個以下特徵納入柵極中，以有助於預防過
度蝕刻可在導電層109處納入氮化物/氧化物終止層113;及(2)可在導電層109
上形成金屬層並密封所述金屬層，以使所產生的矽氧化物117起蝕刻終止作用。
現在參照圖4，此圖顯示在隨後的製作階段圖3中所示晶圓片剖面。在襯底102 上形成光阻遮罩142，以保護在暴露接近電晶體柵極106、 108、 110和112的襯底102 表面時將變成光電二極體104的區域。將p型摻雜劑138 (例如硼)植入襯底102以 於其中形成p-阱140。
現在參照圖5，此圖顯示在隨後的製作階段中的圖4中所示晶圓片剖面。在形成 p-阱140後，移除光阻遮罩142並且在襯底102的p-阱140區上形成另一光阻遮罩144， 以暴露將在其中形成光電二極體104的襯底102的表面(圖2)。將n型摻雜劑146 (例 如磷)植入襯底102 (直接並且以所示角度植入其中)，以形成n型慘雜區148。此n 型區148將形成光電二極體102的電荷積聚部分(圖2)。
現在參照圖6，此圖顯示在隨後的製作階段中的圖5中所示晶圓片剖面。在移除 光阻144後，形成另一光阻遮罩以保護襯底102的光電二極體140區並且暴露p-阱區 140。將n型摻雜劑152 (例如磷或砷)植入襯底102，以接近柵極106、 108、 110和 112形成有源區，包括浮動擴散區114和源極/漏極區116、 118和120。摻雜植入152 也可與襯底102成一定角度，以使經摻雜區分布在柵極下。在柵極(106、 108、 110 和112)下以及在源極/漏極區(116， 118和120)與光電二極體(104)之間為溝道區 115。
現在參照圖7，此圖顯示在隨後的製作階段中的圖6中所示晶圓片剖面。移除光 阻150並且在襯底102和柵極106、 108、 110和112上形成絕緣間隔層154。絕緣間 隔層154可由TEOS或其他類似介電材料形成。在絕緣間隔層152和p-阱140上形成 另一光阻遮罩156;暴露出襯底102的光電二極體104 (圖2)區。將p型摻雜劑158 (例如硼)植入襯底102，以在光電二極體104的n型區148上的襯底102表面處形 成p型區160。此形成用於光電生成的p-n結。
現在參照圖8，此圖顯示在隨後的製作階段中的圖7中所示晶圓片剖面。在完成 光電二極體104後，移除光阻156。在包括光電二極體104以及柵極106、 108、 110 和112在內的襯底102上形成厚絕緣層162。此層162應可透光，因此其將覆蓋光電 二極體104;其可為BPSG (硼-磷-矽酸鹽玻璃)或另一適宜材料。優選地將絕緣層通 過CMP (化學機械拋光)而平面化並加以圖案化，用以例如使用光阻蝕刻(未圖示)。
仍參照圖8，通過經控制蝕刻(較佳通過所屬領域熟知的RIF幹蝕刻)形成貫穿 絕緣層162和其他中間層(例如間隔層154、絕緣層111等)的通孔164，以暴露柵極 106、 108、 110和112在其上覆溝道區115處的導電層109並且暴露浮動擴散區114 和源極/漏極區116、 118和120處的襯底102表面。將蝕刻控制為蝕刻在蝕刻劑到達 下伏柵極氧化物層107前停止於柵極106、 108、 110和112的導電層109處。優選地， 通過蝕刻形成的通孔164寬約0.16 (Lim至約0.20 pm,以使至少0.05 |iun由如上所論述 優選地寬至少約0.30 |am的柵極106、 108、 110和112環繞。
仍參照圖8，通孔164填充有導電材料，以優選地通過濺鍍或化學氣體沉積(CVD) 技術形成觸點122、 124、 126、 128、 130、 132和134，但也可使用其他技術。導電材 料優選地為鎢或鈦，其可經退火以在柵極106、 108、 110和112的導電層109的多晶 矽界面處形成矽化物。接下來使用絕緣導162作為止點通過CMP將導電材料平面化， 以餘留如圖8中所示晶圓片剖面。此後可為標準金屬化層和互連線形成(未圖示)。
圖9中顯示本發明的替代實施例。雖然可使用與上文根據圖2-8所述相同的基本 製作步驟和技術來形成圖9中所示像素200(由環繞的虛線界定)，但當與圖2像素100 的布局相比時，像素200的特徵和元件以彼此間不同的方式構建。圖9顯示由類似像 素構成的陣列中的像素200配置。
在圖9中，像素200的一部分電路組件與另外的相鄰像素300和400共享。每一 像素200、 300和400均具有單獨的光電二極體，例如，像素200的光電二極體204。 在此實施例中，單獨的轉移柵極由像素200與像素300間共享的轉移柵極206代替。
優選地，轉移柵極206與光電二極體204成一定角度，如圖9中所示。此處，術 語"成一定角度"意指轉移柵極206的一部分跨越光電二極體204的一角而不是如上 文根據圖2中所示實施例所述跨越其整個長度或寬度。轉移柵極206的此優選傾斜幾 何結構使得能夠達成轉移柵極206的有效布局。另外，此傾斜布置也通過使光電二極 管204的面積最大化而有益於使像素200的填充係數最大化。
其餘的像素組件由相鄰像素200和400共享。這些組件包括用作像素200和400 的共有存儲節點的浮動擴散區214。重設柵極208位於浮動擴散區214近旁。源極/漏 極區216位於與浮動擴散區214對置的重設柵極208的第二側並且能接收電源電壓 (Vaa)。浮動擴散區214也電連接到源極跟隨柵極210 (連接未圖示)，其具有源極/ 漏極218。具有柵極210的源極跟隨電晶體將來自浮動擴散區214的電壓輸出信號輸 出到具有柵極212的行選擇電晶體。行選擇電晶體柵極212具有與之相鄰的用於選擇 性地將像素信號讀出到列線(未圖示)的源極/漏極220。另外，共享電容器238電連 接到浮動擴散區214。電容器238可增加浮動擴散區214的電荷存儲容量。
電晶體柵極206、 208、 210和212、浮動擴散區214以及源極/漏極區216、 218 和220分別具有至其的觸點222、 224、 226、 228、 230、 232和234。如同上文所述並 且在圖2和8中所示的像素100，像素200的電晶體柵極206、 208、 210和212的觸 點直接位於像素200的這些柵極和有源區上。如同像素IOO (圖2)，柵極206、 208、 210和212上的觸點222、 224、 226和228的位置使得像素200電路的裝配更密集， 此使得可將襯底202的相對更大的部分用於光電二極體204。
圖10顯示系統1000，其為本發明的經修改以包括成像裝置1008 (例如具有圖2 和9中所圖示像素100或200的成像裝置)典型處理器系統。處理器系統1000為具有 可包括圖像傳感裝置的數字電路的系統實例。非限制地，此類系統可包括計算機系統、 相機系統、掃描儀、機器視覺、車輛導航、視頻電話、監視系統、自動聚焦系統、星 體追蹤系統、運動檢測系統、圖像穩定系統和數據壓縮系統以及其他使用成像器的系
統。
系統1000 (例如相機系統)通常包括通過總線1020與輸入/輸出(I/O)裝置1006 通信的中央處理單元(CPU)，例如微處理器。成像裝置1008也通過總線1020與CPU 1002通信。基於處理器的系統1000也包括隨機存取存儲器(RAM) 1004，並且可包 括可拆式存儲器1014 (例如快閃記憶體)，其也可通過總線1020與CUP 1002通信。 成像裝置1008可與處理器(例如CPU、數位訊號處理器或微處理器)組合，單個的 集成電路上或不同於所述處理器的晶片上有無存儲器存儲都可。
上文已描述本發明的多個不同實施例。雖然已參照這些特定實施例對本發明加以 描述，但這些描述旨在舉例說明本發明而非旨在限定本發明。所屬領域的技術人員可 想出各種修改和應用，此並不背離如隨附權利要求書中所界定的本發明的精神和範圍。
權利要求
1、一種成像像素，其包括光電轉換裝置；和經配置以操作所述光電轉換裝置的電路，所述電路包括在溝道區上的電晶體柵極，所述柵極中的每一個均具有用以操作所述電晶體柵極的各自的觸點，其中所述電晶體柵極包括轉移柵極並且所述轉移柵極的觸點位於與所述轉移柵極相關聯的溝道區上。
2、 如權利要求1所述的成像像素，其中所述電晶體柵極進一步包括重設柵極、 源極跟隨柵極和行選擇柵極。
3、 如權利要求l所述的成像像素，其中所述光電轉換裝置為光電二極體。
4、 如權利要求1所述的成像像素，其中所述電路的至少一部分由第二成像像素共享。
5、 如權利要求l所述的成像像素，其中所述像素為CMOS像素。
6、 如權利要求l所述的成像像素，其中所述電晶體柵極寬至少約0.30pm。
7、 如權利要求l所述的成像像素，其中所述電晶體柵極各自具有至少約0.10pm厚的柵極電極。
8、 如權利要求1所述的成像像素，其中所述電晶體柵極各自包括氮化物或氧化 物蝕刻終止層。
9、 如權利要求1所述的成像像素，其中所述電晶體柵極各自包括矽化物蝕刻終 止層。
10、 如權利要求1所述的成像像素，其中每一觸點寬約0.16 (im至約0.22 )im。
11、 如權利要求1所述的成像像素，其中每一觸點均在所述各自的電晶體柵極和 相關聯溝道區上。
12、 如權利要求11所述的成像像素，其中每一觸點有至少約0.05 iam被所述各自 的電晶體柵極所環繞，所述觸點在這裡與所述各自的電晶體柵極相接。
13、 一種CMOS成像裝置，其包括 襯底；位於所述襯底中的光電二極體； 位於所述襯底中的電荷存儲區；經配置以在所述光電二極體與所述電荷存儲區之間選通電荷的轉移柵極；經配置以重設所述電荷存儲區的重設柵極；經配置以接收來自所述電荷存儲區的電荷的源極跟隨柵極；經配置以將所述源極跟隨柵極耦聯到輸出線的行選擇柵極；和所述轉移柵極、重設柵極、源極跟隨柵極和行選擇柵極各自的觸點插腳，其中每 一各自的觸點插腳均提供於有源區上。
14、 如權利要求13所述的CMOS成像裝置，其中至少所述轉移柵極由第二光電二極體共享。
15、 如權利要求13所述的CMOS成像裝置，其中至少所述浮動擴散區、所述重 設柵極、所述源極跟隨柵極和所述行選擇柵極由第二光電二極體共享。
16、 如權利要求13所述的CMOS成像裝置，其中每一柵極寬至少約0.30 pm。
17、 如權利要求13所述的CMOS成像裝置，其中每一柵極具有厚至少約0.10 pm 的電極。
18、 如權利要求13所述的CMOS成像裝置，其中每一各自的觸點插腳寬約0.16 pm 至約0.22 jim。
19、 如權利要求13所述的CMOS成像裝置，其中所述裝置為由類似裝置構成的 陣列的一部分。
20、 如權利要求13所述的CMOS成像裝置，其中所述各自的觸點插腳各自位於 與所述各自的柵極相關聯的各自溝道區上。
21、 一種形成成像像素的方法，其包括 提供襯底；在所述襯底中形成光電轉換裝置；在所述襯底中的溝道區上提供多個柵極，所述多個柵極經配置以操作所述成像像 素並且包括轉移柵極；和形成所述多個柵極中每一柵極的觸點，其中至少所述轉移柵極的觸點位於所述溝 道區中的一個各自的溝道區上。
22、 如權利要求21所述的方法，其中所述成像像素為CMOS成像像素。
23、 如權利要求21所述的方法，其中所述光電轉換裝置為光電二極體。
24、 如權利要求21所述的方法，其中所述多個柵極進一步包括重設柵極、源極 跟隨柵極和行選擇柵極。
25、 如權利要求21所述的方法，其中每一柵極寬至少約0.30(im。
26、 如權利要求21所述的方法，其中每一柵極具有厚至少約0.10pm的電極。
27、 如權利要求26所述的方法，其進一步包括在所述柵極電極上提供蝕刻終止 層，所述蝕刻終止層包含選自由以下各物組成的群組的材料氮化物、氧化物和矽化 物。
28、 如權利要求21所述的方法，其中每一觸點寬約0.16 pm至約0.22 iam。
29、 如權利要求21所述的方法，其中所述觸點中每一個均位於各自的溝道區上。
30、 一種形成CMOS成像像素的方法，其包括 提供襯底；在所述襯底中形成光電二極體； 接近所述光電二極體形成轉移柵極；接近所述光電二極體形成重設柵極； 接近所述光電二極體形成源極跟隨柵極； 接近所述光電二極體形成行選擇柵極；和形成所述柵極的多個觸點插腳，其中所述轉移柵極的至少一個觸點插腳位於所述 轉移柵極的溝道上。
31、 如權利要求30所述的方法，其中至少所述轉移柵極由第二光電二極體共享。
32、 如權利要求30所述的方法，其進一步包括在所述襯底中形成浮動擴散區的步驟。
33、 如權利要求30所述的方法，其中至少所述重設柵極、所述源極跟隨柵極和 所述行選擇柵極由所述光電二極體與第二光電二極體共享。
34、 如權利要求30所述的方法，其中每一柵極寬至少約0.30pm。
35、 如權利要求30所述的方法，其中每一柵極具有厚至少約0.10nm的電極。
36、 如權利要求30所述的方法，其中每一觸點插腳寬約0.16 pm至約0.22 pm。
37、 如權利要求30所述的方法，其中所述CMOS成像像素形成為由類似成像像 素構成的陣列的一部分。
38、 如權利要求30所述的方法，其中每一所述觸點均形成於各自的溝道區上。
39、 一種形成成像單元的方法，其包括 在襯底中形成光電二極體；形成用於讀取和刷新所述成像單元的單元電路；和形成所述單元電路的電晶體柵極觸點，其中至少轉移柵極觸點位於所述轉移柵極 和各自的溝道區上。
40、 如權利要求39所述的方法，其中所述形成單元電路的舉動進一步包括形成 源極跟隨電晶體和形成行選擇電晶體。
41、 如權利要求39所述的方法，其中所述柵極電極厚至少約0.10pm。
42、 如權利要求39所述的方法，其中所述柵極電極寬至少約0.30pm。
43、 如權利要求39所述的方法，其中所述觸點寬約0.16 pm至約0.22 |im。
44、 如權利要求39所述的方法，其中柵極的每一所述觸點均形成於所述柵極的 各自的溝道區上。
45、 一種處理器系統，其包括處理器和耦聯到所述處理器的成像器，所述成像器包括像素陣列，每一像素包含 光電轉換裝置；和經配置以操作所述光電轉換裝置的電路，所述電路包括在溝道區上的電晶體 柵極，所述柵極中的每一個均具有用以操作所述電晶體柵極的各自的觸點，其中所述 電晶體柵極包括轉移柵極並且所述轉移柵極的觸點位於與所述轉移柵極相關聯的溝道區上。
46、 如權利要求45所述的處理器系統，其中所述電晶體柵極進一步包括重設柵極、源極跟隨柵極和行選擇柵極。
47、 如權利要求45所述的處理器系統，其中所述光電轉換裝置為光電二極體。
48、 如權利要求45所述的處理器系統，其中所述電路的至少一部分由第二成像 像素共享。
49、 如權利要求45所述的處理器系統，其中所述像素為CMOS像素。
50、 如權利要求45所述的處理器系統，其中所述電晶體柵極寬至少約0.30pm。
51、 如權利要求45所述的處理器系統，其中所述電晶體柵極各自具有厚至少約 0.1 pm的柵極電極。
52、 如權利要求45所述的處理器系統，其中每一所述觸點寬約0.16 pm至約0.22拜。
53、 如權利要求45所述的處理器系統，其中每一所述觸點位於所述各自的電晶體柵極和相關聯溝道區上。
54、 如權利要求45所述的處理器系統，其中每一所述觸點有至少約0.05 pm被所 述各自的電晶體柵極環繞，所述觸點在這裡與所述各自的電晶體柵極相接。
全文摘要
本發明涉及像素和成像裝置以及形成所述像素和成像裝置的方法，其中所述像素電晶體柵極的觸點位於所述像素的有源區上，例如位於電晶體柵極的溝道區上。所述電晶體柵極觸點的位置使得所述像素具有更密集的電路並且使感光區的尺寸相對於像素尺寸來說增加。
文檔編號H01L27/146GK101176207SQ200680016056
公開日2008年5月7日 申請日期2006年5月9日 優先權日2005年5月10日
發明者傑弗裡·A·麥基 申請人:美光科技公司