一種高吞吐率的ldpc解碼器的製作方法
2023-05-11 21:16:31 2
專利名稱：一種高吞吐率的ldpc解碼器的製作方法
技術領域：
本發明涉及高速無線數字通信、光纖通信技術領域，具體涉及一種高吞吐率的低 密度奇偶校驗碼(LDPC)解碼器。
背景技術：
數據在傳輸及存儲的過程中，總是會引入各種各樣的噪聲，例如隨機噪聲、解調過 程中的同步丟失，以及無線傳輸中的多徑效應等。由於這些噪聲的存在，大大限制了一定帶 寬下的數據傳輸速率和傳輸質量。隨著現代通信技術的不斷進步，通信系統逐漸向吞吐率更高、容量更大及可靠性 更高的方向發展，差錯控制編碼也因而得到了廣泛的應用。低密度奇偶校驗碼(LDPC)是 差錯控制碼中非常重要的一類碼，於1963年由羅伯特 加拉格(Robert Gal lager)在R. G. Gallager, Low-Density Parity-Check Codes. Cambridge, MA :MIT Press, 1963.提 出。經驗證，LDPC碼可以達到距離香農限0. 0045dB的誤碼性能，同時LDPC解碼器由於校 驗矩陣的結構性，而具有固有的解碼並行性，可以滿足高速高吞吐率的要求。因而在擴展新 一代無線通信系統服務範圍、提高視頻廣播系統吞吐率等方面，LDPC碼錶現出了優異的性 能和應用前景。LDPC解碼器是根據校驗矩陣H的結構，通過迭代解碼算法完成解碼的。由於H矩 陣通常巨大而稀疏，因而LDPC解碼的結構通常較複雜，硬體消耗較大。而迭代算法的解碼 延時也較大，所以提高LDPC解碼的吞吐率一直都是研究的重點。力冑 # 口土 ，Part 16 :Air Interface for Fixed and Mobile Broadbandffireless AccessSystems Amendment for Physical and Medium Access Control Layers for Combined Fixed and Mobile Operation in Licensed Bands, IEEE P802. 16e-2005,2005]曾使用全並行結構使吞吐率達到lGb/s，但這種方法的硬體消耗極 大；同時布線相對複雜，對於碼長較大的碼字常會造成布線擁塞的問題。而著名的分層算法(也稱為TDMP算法，參考M. M. Mansour and N. R. Shanbhag, "High-throughput LDPC decoders,，，IEEE Trans. Very Large Scale Integr. (VLSI) Syst.，vol. 11, no. 6，pp. 976-996，Dec. 2003.)，雖然很好降低了存儲器的使用，總迭代次數 也有所減少，但把傳統的一次迭代分割為若干次小迭代，因而使解碼延時隨分割的小迭代 的次數的增加而成倍增加，同時由於其解碼過程中是以基礎矩陣的擴展因子作為並行度， 因而解碼的吞吐率的提高是以增大硬體開銷作為代價的。
發明內容
(一)要解決的技術問題有鑑於此，本發明的主要目的在於提供一種LDPC解碼器，以實現在幾乎不增加任 何硬體開銷的基礎上，提高LDPC解碼器的吞吐率。( 二)技術方案
為達到上述目的，本發明提供了一種低密度奇偶校驗碼解碼器，該解碼器包括輸 入緩存、校驗節點運算單元、變量節點運算單元、輸出緩存、控制邏輯單元和網際網路，其 中該解碼器採用部分並行解碼結構，使用X個變量節點運算單元、y個校驗節點運算單元， x和y分別為H的基礎矩陣的列數和行數，1個輸入緩存、1個輸出緩存；每個變量節點運算 單元由信道信息存取器和外信息存儲器構成，每個校驗節點運算單元由1個計算輸入最小 值和輸入次小值的運算單元構成。上述方案中，所述校驗節點運算單元採用最小和算法，由1個計算輸入最小值和 輸入次小值的運算單元構成，每次運算有多個輸入並行輸入，校驗節點運算單元將計算出 每個輸入在不包括本身的情況下的最小輸入，並通過網際網路將校驗信息傳遞給所述變量 節點運算單元。上述方案中，所述變量節點運算單元由1個信道信息存儲器和1個外信息存儲器 構成，由所述輸入緩存輸出的信道信息不是直接進入所述信道信息存取器，而是進入所述 外信息存儲器作為外信息的初始值；當迭代開始時，所述外信息存儲器通過網際網路向所 述校驗節點運算單元傳遞信息，並同時將信道信息存入所述信道信息存取器中，之後再通 過網際網路接收經過所述校驗節點運算單元校驗的信息，並通過一定的運算更新外信息， 從而完成一次迭代解碼。上述方案中，所述輸入緩存和所述輸出緩存用於完成串行和並行的互相轉換，均 由若干個寄存器構成。上述方案中，所述控制邏輯單元用於實現整個解碼器運算控制，通過狀態機實現， 其解碼過程具體包括步驟1、開始輸入碼字；步驟2、當碼字輸入完成之後，進入迭代解碼環節；步驟3、校驗節點運算單元和變量節點運算單元交替運算；步驟4、當解碼結束時開始輸出解碼結果；步驟5、當解碼輸出完成之後，整個低密度奇偶校驗碼解碼器進入空閒狀態時輸入 新的碼字，進行新一輪的解碼。上述方案中，所述輸入緩存輸入的信道信息不僅存儲在所述信道信息存取器中， 同時也作為外信息的初始值存儲在所述外信息存儲器中；而經過迭代解碼由所述輸出緩存 輸出各比特的硬判決信息存儲在所述信道信息存取器中，在最終完成解碼時，將由所述信 道信息存取器通過所述輸出緩存輸出解碼結果。上述方案中，在當前一個碼字開始解碼輸出時，下一個待解碼字可輸入信道信息， 將其僅存儲在外信息存儲器中，當解碼輸出的同時能夠讀入新的一組碼字；由於解碼輸出 的信息位碼長一定比總碼長短，所以當新的碼字輸入結束時，舊碼字一定完成了輸出，從而 能夠進行新一輪的迭代解碼。上述方案中，該解碼器的解碼過程具體包括步驟1 開始輸入碼字；步驟2 當碼字輸入完成之後，進入迭代解碼環節；步驟3 校驗節點運算單元和變量節點運算單元交替運算；步驟4 當解碼結束時開始輸出解碼結果；
步驟5 當輸出進行時，如果有新的輸入碼字，則將同時進行輸入和輸出；步驟6 當輸入完成時，舊碼字輸出早已結束，則進入校驗節點運算單元和變量節 點運算單元交替運算；步驟7 當輸出進行時，如果沒有新的輸入碼字直至輸出結束，則返回空閒狀態。(三)有益效果從上述技術方案可以看出，本發明具有以下有益效果1、本發明提出這種高吞吐率LDPC解碼器，改進以往的LDPC解碼器只能在一個碼 字解碼輸出完成之後，才可以進行下一個碼字輸入的時序限制，在幾乎不添加任何硬體復 雜度的同時完成解碼輸入和輸出的時間復用，使整個解碼過程完全將解碼輸出時間「隱藏」 起來，從而大大的提高了解碼器的吞吐率。2、本發明提出的這種LDPC解碼器結構，應用於吞吐率一定的系統中時，傳統的譯 碼器，可以通過增加最大迭代次數等方法，得到更好的誤碼性能。3、本發明提供的LDPC解碼器，在不增加硬體消耗的基礎上，實現解碼輸入輸出的 同時進行，從而大大提高了解碼器的吞吐率。該解碼器可以適用於規則/非規則LDPC碼； 尤其對碼長較長的碼字，吞吐率的提高作用更明顯。
下面結合附圖和實施例對本發明進一步說明圖1是依照本發明實施例提供的高吞吐率LDPC解碼器的結構示意圖；圖2是依照本發明實施例提供的高吞吐率LDPC解碼器中的變量節點運算單元VNU 的結構示意圖；圖3是輸入輸出不能同時進行的傳統LDPC解碼器的控制狀態轉換的示意圖；圖4是本發明提供的高吞吐率LDPC解碼器的控制狀態轉換圖，可實現輸入輸出的 並行性；圖5是輸入輸出不能同時進行的傳統LDPC解碼器的輸入、迭代解碼和輸出的時序 圖；圖6是本發明提供的高吞吐率LDPC解碼器的輸入、迭代解碼和輸出的時序圖。
具體實施例方式為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，並參照 附圖，對本發明進一步詳細說明。圖1所示是依照本發明的實施例提供的(9216，4608)規則的LDPC解碼器，其中校 驗矩陣的行重為6，列重為3。該解碼器由輸入緩存、校驗節點運算單元(CNU)、變量節點運 算單元(VNU)、輸出緩存、控制邏輯和網際網路構成。本實施例採用部分並行解碼結構，共 使用36個VNU、18個CNU，1個輸出緩存、1個輸出緩存。每個VNU由信道信息存取器(in_ mem)和外信息存儲器(exjiiem)構成；每個CNU由1個計算輸入最小值和輸入次小值的運 算單元構成。圖2所示是本實施例的變量節點運算單元(VNU)的基本結構，由信道信息存儲器 和外信息存儲器構成。為滿足高吞吐率的需要，實現解碼輸入解碼輸出同時進行，當一次解碼過程中的迭代運算結束，將由injiiem向輸出緩存輸出解碼結果；而此如果同時輸入一個 新的待解碼字的信道信息時，該輸入信道信息不是直接進入injiiem，而是進入exjiiem作為 外信息的初始值。當迭代開始時，exjiiem將通過網際網路向CNU傳遞信息，並同時將信道 信息存入in_mem，這樣in_mem中也存儲了必要的信道信息。當exjiiem完成一次校驗節點 的更新運算之後，恰好可以與injiiem中的信道信息一起進行變量節點的更新運算，從而完 成一次迭代解碼。圖3所示的未使用解碼輸入輸出同時進行的LDPC解碼器的狀態轉移圖，其解碼器 的解碼過程如下步驟1、開始輸入碼字；步驟2、當碼字輸入完成之後，進入迭代解碼環節；步驟3、校驗節點運算單元和變量節點運算單元交替運算；步驟4、當解碼結束時開始輸出解碼結果；步驟5、當解碼輸出完成之後，整個低密度奇偶校驗碼解碼器進入空閒狀態時輸入 新的碼字，進行新一輪的解碼。為達到提高數據吞吐率的要求，實現解碼輸入與輸出的同時進行，本實施例對圖3 進行了改進，如圖4所示是本實施例的控制單元在電路實現時採用的狀態轉移圖，從圖中 可以看出，本實施例的LDPC解碼器的解碼過程步驟1 開始輸入碼字；步驟2 當碼字輸入完成之後，進入迭代解碼環節；步驟3 校驗節點運算單元和變量節點運算單元交替運算；步驟4 當解碼結束時開始輸出解碼結果；步驟5 當輸出進行時，如果有新的輸入碼字，則將同時進行輸入和輸出；步驟6 當輸入完成時，舊碼字輸出早已結束，則進入校驗節點運算單元和變量節 點運算單元交替運算；步驟7 當輸出進行時，如果沒有新的輸入碼字直至輸出結束，則返回空閒狀態。圖5和圖6分別表示的是輸入輸出不能同時進行的傳統LDPC解碼器的輸入、迭代 解碼和輸出的時序圖和依據本發明的實施例LDPC解碼器的輸入、迭代解碼和輸出的時序 圖。其中由於本實施例採用(9126，4608)的1/2碼率，所有輸出時間是輸入時間的一半， 因而在圖6中，解碼輸入輸出同時進行，當新的碼字輸入結束時，上一個碼字的輸出早已結 束，可以進行新的碼字的迭代解碼運算了。將圖5和圖6進行比較可知，本實施例可以將解碼時間大大壓縮，只有最後一個碼 字的輸出佔用了解碼時間，而其它碼字的解碼輸出完全被隱藏起來。使得在一定的時間內， 較圖5所示方式可以完成更多碼字的解碼，從而大大的提高了解碼器的吞吐率。以上所述的具體實施例，對本發明的目的、技術方案和有益效果進行了進一步詳 細說明，所應理解的是，以上所述僅為本發明的具體實施例而已，並不用於限制本發明，凡 在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保 護範圍之內。
權利要求
一種低密度奇偶校驗碼解碼器，其特徵在於，該解碼器包括輸入緩存、校驗節點運算單元、變量節點運算單元、輸出緩存、控制邏輯單元和網際網路，其中該解碼器採用部分並行解碼結構，使用x個變量節點運算單元、y個校驗節點運算單元，x和y分別為H的基礎矩陣的列數和行數，1個輸入緩存、1個輸出緩存；每個變量節點運算單元由信道信息存取器和外信息存儲器構成，每個校驗節點運算單元由1個計算輸入最小值和輸入次小值的運算單元構成。
2.根據權利要求1所述的低密度奇偶校驗碼解碼器，其特徵在於，所述校驗節點運算 單元採用最小和算法，由1個計算輸入最小值和輸入次小值的運算單元構成，每次運算有 多個輸入並行輸入，校驗節點運算單元將計算出每個輸入在不包括本身的情況下的最小輸 入，並通過網際網路將校驗信息傳遞給所述變量節點運算單元。
3.根據權利要求1所述的低密度奇偶校驗碼解碼器，其特徵在於，所述變量節點運算 單元由1個信道信息存儲器和1個外信息存儲器構成，由所述輸入緩存輸出的信道信息不 是直接進入所述信道信息存取器，而是進入所述外信息存儲器作為外信息的初始值；當迭 代開始時，所述外信息存儲器通過網際網路向所述校驗節點運算單元傳遞信息，並同時將 信道信息存入所述信道信息存取器中，之後再通過網際網路接收經過所述校驗節點運算單 元校驗的信息，並通過一定的運算更新外信息，從而完成一次迭代解碼。
4.根據權利要求1所述的低密度奇偶校驗碼解碼器，其特徵在於，所述輸入緩存和所 述輸出緩存用於完成串行和並行的互相轉換，均由若干個寄存器構成。
5.根據權利要求1所述的低密度奇偶校驗碼解碼器，其特徵在於，所述控制邏輯單元 用於實現整個解碼器運算控制，通過狀態機實現，其解碼過程具體包括步驟1、開始輸入碼字；步驟2、當碼字輸入完成之後，進入迭代解碼環節；步驟3、校驗節點運算單元和變量節點運算單元交替運算；步驟4、當解碼結束時開始輸出解碼結果；步驟5、當解碼輸出完成之後，整個低密度奇偶校驗碼解碼器進入空閒狀態時輸入新的 碼字，進行新一輪的解碼。
6.根據權利要求1所述的低密度奇偶校驗碼解碼器，其特徵在於，所述輸入緩存輸入 的信道信息不僅存儲在所述信道信息存取器中，同時也作為外信息的初始值存儲在所述外 信息存儲器中；而經過迭代解碼由所述輸出緩存輸出各比特的硬判決信息存儲在所述信道 信息存取器中，在最終完成解碼時，將由所述信道信息存取器通過所述輸出緩存輸出解碼 結果。
7.根據權利要求1所述的低密度奇偶校驗碼解碼器，其特徵在於，在當前一個碼字開 始解碼輸出時，下一個待解碼字可輸入信道信息，將其僅存儲在外信息存儲器中，當解碼輸 出的同時能夠讀入新的一組碼字；由於解碼輸出的信息位碼長一定比總碼長短，所以當新 的碼字輸入結束時，舊碼字一定完成了輸出，從而能夠進行新一輪的迭代解碼。
8.根據權利要求1所述的低密度奇偶校驗碼解碼器，其特徵在於，該解碼器的解碼過 程具體包括步驟1 開始輸入碼字；步驟2 當碼字輸入完成之後，進入迭代解碼環節；步驟3 校驗節點運算單元和變量節點運算單元交替運算； 步驟4 當解碼結束時開始輸出解碼結果； 步驟5 當輸出進行時，如果有新的輸入碼字，則將同時進行輸入和輸出； 步驟6 當輸入完成時，舊碼字輸出早已結束，則進入校驗節點運算單元和變量節點運 算單元交替運算；步驟7 當輸出進行時，如果沒有新的輸入碼字直至輸出結束，則返回空閒狀態。
全文摘要
本發明公開了一種高吞吐率低密度奇偶校驗碼解碼器，該解碼器包括輸入緩存、校驗節點運算單元、變量節點運算單元、輸出緩存、控制邏輯單元和網際網路，其中該解碼器採用部分並行解碼結構，使用x個變量節點運算單元、y個校驗節點運算單元，x和y分別為H的基礎矩陣的列數和行數，1個輸入緩存、1個輸出緩存；每個變量節點運算單元由信道信息存取器和外信息存儲器構成，每個校驗節點運算單元由1個計算輸入最小值和輸入次小值的運算單元構成。本發明在不增加硬體消耗的基礎上，實現解碼輸入輸出的同時進行，從而大大提高了解碼器的吞吐率。該解碼器可以適用於規則/非規則LDPC碼；尤其對碼長較長的碼字，吞吐率的提高作用更明顯。
文檔編號H03M13/11GK101854177SQ20091008109
公開日2010年10月6日 申請日期2009年4月1日 優先權日2009年4月1日
發明者喬樹山, 周玉梅, 郭琨, 黑勇 申請人:中國科學院微電子研究所